公开(公告)号：US07747840B2

公开(公告)日：2010-06-29

申请号：US12104308

申请日：2008-04-16

申请人： Kjeld Svendsen ,  Xing Yu Jiang

发明人： Kjeld Svendsen ,  Xing Yu Jiang

IPC分类号： G06F9/38

CPC分类号： G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3851 ,  G06F9/3857

摘要： Methods for latest producer tracking in a processor. In one embodiment, the method includes the steps of (1) writing a physical register identification value in a first register rename map location specified by a first instruction, (2) writing a first in-register status value in a second register rename map location specified by the first instruction, (3) writing a producer tracking status value at a producer tracking map location specified by the physical register identification value, and (4) modifying, upon graduation of the first instruction, the first in-register status value only if the producer tracking map location stores the producer tracking status value written in step (3). Other methods are also presented.

摘要翻译： 处理器中最新生产者跟踪的方法。 在一个实施例中，该方法包括以下步骤：（1）将物理寄存器标识值写入由第一指令指定的第一寄存器重命名映射位置，（2）将第一寄存器状态值写入第二寄存器重命名映射位置 由第一指令指定，（3）在由物理寄存器识别值指定的生产者跟踪图位置处写入生产者跟踪状态值，以及（4）仅在第一指令分级时修改仅第一注册状态值 如果生产者跟踪地图位置存储步骤（3）中写入的生产者跟踪状态值。 还介绍了其他方法。

公开(公告)号：US07647475B2

公开(公告)日：2010-01-12

申请号：US11515720

申请日：2006-09-06

申请人： Kjeld Svendsen ,  Maria Ukanwa

发明人： Kjeld Svendsen ,  Maria Ukanwa

IPC分类号： G06F9/38

CPC分类号： G06F9/3017 ,  G06F9/30174 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3851 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3885

摘要： A processor includes a coprocessor interface unit that couples a coprocessor that executes instructions in-program order to an execution unit that executes instructions out-of-program order. The coprocessor interface unit includes a coprocessor store data queue. If data stored in a register of the coprocessor is to be stored in a register file of the execution unit, the data is transferred from the coprocessor to the coprocessor store data queue. A graduation unit coupled to the coprocessor is also provided. The graduation unit provides a signal to the coprocessor that determines whether an instruction executed by the coprocessor is permitted to alter an architectural state of the processor.

摘要翻译： 处理器包括协处理器接口单元，其将执行程序中的指令的协处理器耦合到执行程序顺序指令的执行单元。 协处理器接口单元包括协处理器存储数据队列。 如果存储在协处理器的寄存器中的数据被存储在执行单元的寄存器文件中，则数据从协处理器传送到协处理器存储数据队列。 还提供耦合到协处理器的分度单元。 分级单元向协处理器提供一个信号，该信号确定协处理器执行的指令是否允许改变处理器的架构状态。

公开(公告)号：US07370178B1

公开(公告)日：2008-05-06

申请号：US11485959

申请日：2006-07-14

申请人： Kjeld Svendsen ,  Xing Yu Jiang

发明人： Kjeld Svendsen ,  Xing Yu Jiang

IPC分类号： G06F9/38

CPC分类号： G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3851 ,  G06F9/3857

摘要： Methods for latest producer tracking in a processor. In one embodiment, the method includes the steps of (1) writing a physical register identification value in a first register rename map location specified by a first instruction, (2) writing a first in-register status value in a second register rename map location specified by the first instruction, (3) writing a producer tracking status value at a producer tracking map location specified by the physical register identification value, and (4) modifying, upon graduation of the first instruction, the first in-register status value only if the producer tracking map location stores the producer tracking status value written in step (3). Other methods are also presented.

摘要翻译： 处理器中最新生产者跟踪的方法。 在一个实施例中，该方法包括以下步骤：（1）将物理寄存器识别值写入由第一指令指定的第一寄存器重命名映射位置，（2）将第一寄存器状态值写入第二寄存器重命名映射位置 由第一指令指定，（3）在由物理寄存器识别值指定的生产者跟踪图位置处写入生产者跟踪状态值，以及（4）仅在第一指令分级时修改仅第一注册状态值 如果生产者跟踪地图位置存储步骤（3）中写入的生产者跟踪状态值。 还介绍了其他方法。

公开(公告)号：US20080016326A1

公开(公告)日：2008-01-17

申请号：US11485960

申请日：2006-07-14

申请人： Kjeld Svendsen ,  Xing Yu Jiang

发明人： Kjeld Svendsen ,  Xing Yu Jiang

IPC分类号： G06F9/30

CPC分类号： G06F9/30141 ,  G06F9/3012 ,  G06F9/30149 ,  G06F9/3017 ,  G06F9/30174 ,  G06F9/384 ,  G06F9/3857

摘要： A processor and system for latest producer tracking. In one embodiment, the processor includes an operand renamer circuit that includes a register rename map, a producer tracking circuit that includes a producer tracking map, and a results buffer allocater circuit that includes a results buffer free list. Control logic modifies in-register status values stored in the register rename map based on producer tracking status values stored in the producer tracking map. The producer tracking status values stored in the producer tracking map are modified based on buffer identification values output by the results buffer allocater circuit.

摘要翻译： 用于最新生产商跟踪的处理器和系统。 在一个实施例中，处理器包括操作数重新映射器电路，其包括寄存器重命名映射，包括生产者跟踪映射的生成器跟踪电路和包括结果缓冲器自由列表的结果缓冲器分配器电路。 控制逻辑基于存储在生产者跟踪图中的生产者跟踪状态值来修改存储在寄存器重命名映射中的寄存器状态值。 存储在生产者跟踪图中的生产者跟踪状态值基于由结果缓冲器分配器电路输出的缓冲器识别值而被修改。

公开(公告)号：US20070101110A1

公开(公告)日：2007-05-03

申请号：US11261654

申请日：2005-10-31

申请人： Karagada Kishore ,  Kjeld Svendsen ,  Vidya Rajagopalan

发明人： Karagada Kishore ,  Kjeld Svendsen ,  Vidya Rajagopalan

IPC分类号： G06F9/00

CPC分类号： G06F9/3861 ,  G06F9/3017 ,  G06F9/321 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3844 ,  G06F9/3851 ,  G06F9/3855 ,  G06F9/3859

摘要： A processor core and method for managing branch misprediction in an out-of-order processor pipeline. In one embodiment, the pipeline of the processor core includes a front-end instruction fetch portion, a back-end instruction execution portion, and pipeline control logic. Operation of the instruction fetch portion is decoupled from operation of the instruction execution portion. Following detection of a control transfer misprediction, operation of the instruction fetch portion is halted and instructions residing in the instruction fetch portion are invalidated. When the instruction associated with the misprediction reaches a selected pipeline stage, instructions residing: in the instruction execution portion of the pipeline are invalidated and the flow of instructions from the instruction fetch portion to the instruction execution portion of the processor pipeline is restarted. A mispredict instruction identification checker and instruction identification tags are used to determine if a control transfer instruction is permitted to redirect instruction fetching.

摘要翻译： 用于在乱序处理器管线中管理分​​支错误预测的处理器核心和方法。 在一个实施例中，处理器核心的流水线包括前端指令获取部分，后端指令执行部分和流水线控制逻辑。 指令提取部分的操作与指令执行部分的操作分离。 在检测到控制传输错误预测之后，停止指令获取部分的操作，并且驻留在指令获取部分中的指令无效。 当与错误预测相关联的指令达到所选择的流水线级时，驻留在流水线的指令执行部分中的指令无效，并且重新开始从指令获取部分到处理器流水线的指令执行部分的指令流。 误用指令识别检查器和指令识别标签用于确定控制传输指令是否允许重定向指令读取。

公开(公告)号：US09032152B2

公开(公告)日：2015-05-12

申请号：US13848828

申请日：2013-03-22

申请人： Kjeld Svendsen ,  Gaurav Singh

发明人： Kjeld Svendsen ,  Gaurav Singh

IPC分类号： G06F12/08 ,  G06F17/30

CPC分类号： G06F17/30 ,  G06F12/0802 ,  G06F12/0895 ,  Y02D10/13

摘要： Systems and methods are provided that facilitate cache miss detection in an electronic device. The system contains a probabilistic filter coupled to the processing device. A probing component determines existence of an entry associated with a request. The probing component can communicate a miss token without the need to query a cache. Accordingly, power consumption can be reduced and electronic devices can be more efficient.

摘要翻译： 提供了在电子设备中促进高速缓存未命中检测的系统和方法。 该系统包含耦合到处理装置的概率滤波器。 探测组件确定与请求相关联的条目的存在。 探测组件可以传送未命中的令牌，而无需查询缓存。 因此，可以降低功耗，并且电子设备可以更有效率。

公开(公告)号：US20140289541A1

公开(公告)日：2014-09-25

申请号：US13848377

申请日：2013-03-21

申请人： Kjeld Svendsen ,  Arun Jangity

发明人： Kjeld Svendsen ,  Arun Jangity

IPC分类号： G06F1/32 ,  H03B28/00 ,  G05F1/46

CPC分类号： G06F1/3296 ,  G06F1/26 ,  G06F1/3206 ,  G06F1/324 ,  H03L3/00 ,  Y02D10/126 ,  Y02D10/172

摘要： Systems and methods are provided that facilitate power management in a processing device. The system contains a power management component and a coupled to the processing device. The power management component determines and input rate and target voltages and/or frequency. The power management component can scale voltages and/or frequencies based on target voltages and/or frequencies. Accordingly, power consumption can be reduced and processing devices can be more efficient.

摘要翻译： 提供了便于处理设备中的电源管理的系统和方法。 该系统包含电源管理组件，并耦合到处理设备。 电源管理组件确定并输入速率和目标电压和/或频率。 电源管理组件可以基于目标电压和/或频率来缩放电压和/或频率。 因此，可以降低功耗，并且处理装置可以更有效率。

公开(公告)号：US20140289467A1

公开(公告)日：2014-09-25

申请号：US13848828

申请日：2013-03-22

申请人： Kjeld Svendsen ,  Gaurav Singh

发明人： Kjeld Svendsen ,  Gaurav Singh

IPC分类号： G06F12/08

CPC分类号： G06F17/30 ,  G06F12/0802 ,  G06F12/0895 ,  Y02D10/13

摘要： Systems and methods are provided that facilitate cache miss detection in an electronic device. The system contains a probabilistic filter coupled to the processing device. A probing component determines existence of an entry associated with a request. The probing component can communicate a miss token without the need to query a cache. Accordingly, power consumption can be reduced and electronic devices can be more efficient.

摘要翻译： 提供了在电子设备中促进高速缓存未命中检测的系统和方法。 该系统包含耦合到处理装置的概率滤波器。 探测组件确定与请求相关联的条目的存在。 探测组件可以传送未命中的令牌，而无需查询缓存。 因此，可以降低功耗，并且电子设备可以更有效率。

公开(公告)号：US07711934B2

公开(公告)日：2010-05-04

申请号：US11261654

申请日：2005-10-31

申请人： Karagada Ramarao Kishore ,  Kjeld Svendsen ,  Vidya Rajagopalan

发明人： Karagada Ramarao Kishore ,  Kjeld Svendsen ,  Vidya Rajagopalan

IPC分类号： G06F15/00

CPC分类号： G06F9/3861 ,  G06F9/3017 ,  G06F9/321 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3844 ,  G06F9/3851 ,  G06F9/3855 ,  G06F9/3859

摘要： A processor core and method for managing branch misprediction in an out-of-order processor pipeline. In one embodiment, the pipeline of the processor core includes a front-end instruction fetch portion, a back-end instruction execution portion, and pipeline control logic. Operation of the instruction fetch portion is decoupled from operation of the instruction execution portion. Following detection of a control transfer misprediction, operation of the instruction fetch portion is halted and instructions residing in the instruction fetch portion are invalidated. When the instruction associated with the misprediction reaches a selected pipeline stage, instructions residing in the instruction execution portion of the pipeline are invalidated and the flow of instructions from the instruction fetch portion to the instruction execution portion of the processor pipeline is restarted. A mispredict instruction identification checker and instruction identification tags are used to determine if a control transfer instruction is permitted to redirect instruction fetching.

摘要翻译： 用于在乱序处理器管线中管理分​​支错误预测的处理器核心和方法。 在一个实施例中，处理器核心的流水线包括前端指令获取部分，后端指令执行部分和流水线控制逻辑。 指令提取部分的操作与指令执行部分的操作分离。 在检测到控制传输错误预测之后，停止指令获取部分的操作，并且驻留在指令获取部分中的指令无效。 当与错误预测相关联的指令达到所选择的流水线级时，驻留在流水线的指令执行部分中的指令无效，并且重新开始从指令获取部分到处理器流水线的指令执行部分的指令流。 误用指令识别检查器和指令识别标签用于确定控制传输指令是否允许重定向指令读取。

公开(公告)号：US06766449B2

公开(公告)日：2004-07-20

申请号：US09749662

申请日：2000-12-28

申请人： Gustavo P. Espinosa ,  Meera Agrawal ,  Kjeld Svendsen ,  Bryan C. Tipton

发明人： Gustavo P. Espinosa ,  Meera Agrawal ,  Kjeld Svendsen ,  Bryan C. Tipton

IPC分类号： G06F124

CPC分类号： G06F9/345 ,  G06F15/7867

摘要： A method and system provides for changing processor configuration during operation of the processor system. The method and system include a control logic circuit where the control logic circuit sets a control bit to change the size of a processor array that allows disabling (defeaturing) of at least a portion of the array and enabling of a different performance operating mode for the processor system.

摘要翻译： 一种方法和系统提供在处理器系统的操作期间改变处理器配置。 该方法和系统包括控制逻辑电路，其中控制逻辑电路设置控制位以改变处理器阵列的大小，该处理器阵列允许阵列的至少一部分的禁用（去除），并使能不同的性能操作模式 处理器系统。