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公开(公告)号：US08575967B2
公开(公告)日：2013-11-05
申请号：US13551331
申请日：2012-07-17
申请人： Shu-Chun Yang , Jinn-Yeh Chien
发明人： Shu-Chun Yang , Jinn-Yeh Chien
IPC分类号： H03K5/22
CPC分类号： H03K5/1534 , H04L7/0012
摘要： This description relates to an edge detector including a pulse generator configured to generate a first pulse when a first clock and a second clock are at a same logic level and generate a second pulse when the first clock and the second clock are at different logic levels. The edge detector further includes a first RC circuit configured to charge the first pulse and a second RC circuit configured to charge the second pulse. The edge detector further includes a circuitry that, based on a width of the first pulse or of the second pulse, is configured to provide a select signal to select an edge of the second clock for triggering.
摘要翻译： 该描述涉及一种边缘检测器，其包括脉冲发生器，其被配置为当第一时钟和第二时钟处于相同的逻辑电平时产生第一脉冲，并且当第一时钟和第二时钟处于不同的逻辑电平时产生第二脉冲。 边缘检测器还包括配置为对第一脉冲充电的第一RC电路和被配置为对第二脉冲充电的第二RC电路。 边缘检测器还包括基于第一脉冲或第二脉冲的宽度被配置为提供选择信号以选择用于触发的第二时钟的边沿的电路。
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公开(公告)号：US08248105B2
公开(公告)日：2012-08-21
申请号：US12706058
申请日：2010-02-16
申请人： Shu-Chun Yang , Jinn-Yeh Chien
发明人： Shu-Chun Yang , Jinn-Yeh Chien
IPC分类号： H03K5/22
CPC分类号： H03K5/1534 , H04L7/0012
摘要： In some embodiments related to a smart edge detector, the smart edge detector uses a second clock in a receiver domain (e.g., clock CLK_D2) to trigger a first flip-flop having a first clock in a transmitter domain (e.g., clock CLK_D1) as input data for the first flip-flop. The clock CLK_D2 through a delay cell also triggers a second flip-flop having the same clock CLK_D1 as input data for the second flip-flop. Based on the output of the first flip-flop (e.g., output S1) and of the second flip-flop (e.g., output S2), the embodiments determine whether the rising and or falling edge of clock CLK_D2 should be used for triggering in a transmitting and receiving application. The embodiments are applicable in both situations where the rising edge or falling edge of clock CLK_D1 is used as a triggering edge. Other embodiments are also disclosed.
摘要翻译： 在与智能边缘检测器相关的一些实施例中，智能边缘检测器使用接收机域（例如，时钟CLK_D2）中的第二时钟来触发在发射机域（例如，时钟CLK_D1）中具有第一时钟的第一触发器，如第 第一个触发器的输入数据。 通过延迟单元的时钟CLK_D2也触发具有与第二触发器的输入数据相同的时钟CLK_D1的第二触发器。 基于第一触发器（例如，输出S1）和第二触发器（例如，输出S2）的输出，实施例确定时钟CLK_D2的上升沿或下降沿是否应用于触发 发送和接收应用程序。 这些实施例可应用于时钟CLK_D1的上升沿或下降沿用作触发沿的两种情况。 还公开了其他实施例。
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公开(公告)号：US09331845B2
公开(公告)日：2016-05-03
申请号：US13537110
申请日：2012-06-29
申请人： Shu-Chun Yang , Wei Chih Chen , Mu-Shan Lin
发明人： Shu-Chun Yang , Wei Chih Chen , Mu-Shan Lin
CPC分类号： H04L7/0337 , H03L7/0814 , H04L7/0037
摘要： A system and method is disclosed for adjusting for timing variations between a data signal and an associated data read signal being transmitted from a first chip and received on a second chip.
摘要翻译： 公开了一种用于调整数据信号和从第一芯片发送并在第二芯片上接收的相关数据读取信号之间的定时变化的系统和方法。
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公开(公告)号：US20120280718A1
公开(公告)日：2012-11-08
申请号：US13551331
申请日：2012-07-17
申请人： Shu-Chun YANG , Jinn-Yeh CHIEN
发明人： Shu-Chun YANG , Jinn-Yeh CHIEN
IPC分类号： H03K5/22
CPC分类号： H03K5/1534 , H04L7/0012
摘要： This description relates to an edge detector including a pulse generator configured to generate a first pulse when a first clock and a second clock are at a same logic level and generate a second pulse when the first clock and the second clock are at different logic levels. The edge detector further includes a first RC circuit configured to charge the first pulse and a second RC circuit configured to charge the second pulse. The edge detector further includes a circuitry that, based on a width of the first pulse or of the second pulse, is configured to provide a select signal to select an edge of the second clock for triggering.
摘要翻译： 该描述涉及一种边缘检测器，其包括脉冲发生器，其被配置为当第一时钟和第二时钟处于相同的逻辑电平时产生第一脉冲，并且当第一时钟和第二时钟处于不同的逻辑电平时产生第二脉冲。 边缘检测器还包括配置为对第一脉冲充电的第一RC电路和被配置为对第二脉冲充电的第二RC电路。 边缘检测器还包括基于第一脉冲或第二脉冲的宽度被配置为提供选择信号以选择用于触发的第二时钟的边沿的电路。
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公开(公告)号：US20110199121A1
公开(公告)日：2011-08-18
申请号：US12706058
申请日：2010-02-16
申请人： Shu-Chun YANG , Jinn-Yeh Chien
发明人： Shu-Chun YANG , Jinn-Yeh Chien
IPC分类号： H03K19/00
CPC分类号： H03K5/1534 , H04L7/0012
摘要： In some embodiments related to a smart edge detector, the smart edge detector uses a second clock in a receiver domain (e.g., clock CLK_D2) to trigger a first flip-flop having a first clock in a transmitter domain (e.g., clock CLK_D1) as input data for the first flip-flop. The clock CLK_D2 through a delay cell also triggers a second flip-flop having the same clock CLK_D1 as input data for the second flip-flop. Based on the output of the first flip-flop (e.g., output S1) and of the second flip-flop (e.g., output S2), the embodiments determine whether the rising and or falling edge of clock CLK_D2 should be used for triggering in a transmitting and receiving application. The embodiments are applicable in both situations where the rising edge or falling edge of clock CLK_D1 is used as a triggering edge. Other embodiments are also disclosed.
摘要翻译： 在与智能边缘检测器相关的一些实施例中，智能边缘检测器使用接收机域（例如，时钟CLK_D2）中的第二时钟来触发在发射机域（例如，时钟CLK_D1）中具有第一时钟的第一触发器，如第 第一个触发器的输入数据。 通过延迟单元的时钟CLK_D2也触发具有与第二触发器的输入数据相同的时钟CLK_D1的第二触发器。 基于第一触发器（例如，输出S1）和第二触发器（例如，输出S2）的输出，实施例确定时钟CLK_D2的上升沿或下降沿是否应用于触发 发送和接收应用程序。 这些实施例可应用于时钟CLK_D1的上升沿或下降沿用作触发沿的两种情况。 还公开了其他实施例。
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公开(公告)号：US20140003551A1
公开(公告)日：2014-01-02
申请号：US13537110
申请日：2012-06-29
申请人： Shu-Chun YANG , Wei Chih CHEN , Mu-Shan LIN
发明人： Shu-Chun YANG , Wei Chih CHEN , Mu-Shan LIN
CPC分类号： H04L7/0337 , H03L7/0814 , H04L7/0037
摘要： A system and method is disclosed for adjusting for timing variations between a data signal and an associated data read signal being transmitted from a first chip and received on a second chip.
摘要翻译： 公开了一种用于调整数据信号和从第一芯片发送并在第二芯片上接收的相关数据读取信号之间的定时变化的系统和方法。
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