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    Transceiver with latency alignment circuitry
    5.
    发明申请
    Transceiver with latency alignment circuitry 有权
    具有延迟对准电路的收发器

    公开(公告)号：US20050149685A1

    公开(公告)日：2005-07-07

    申请号：US11058333

    申请日：2005-02-15

    申请人： Kevin Donnelly ,  Mark Johnson ,  Chanh Tran ,  John Dillon ,  Nancy Dillon

    发明人： Kevin Donnelly ,  Mark Johnson ,  Chanh Tran ,  John Dillon ,  Nancy Dillon

    IPC分类号： G06F13/40 ,  G06F13/00

    CPC分类号： G06F13/405 ,  G06F13/4022 ,  G06F13/4243

    摘要： A transceiver comprises a first interface to receive a first signal, through a first channel, from a memory device. A transmitter transmits a second signal that represents the first signal, through a second channel, to a master device. A plurality of registers stores a plurality of values provided by the master device. The plurality of values includes a first value that specifies a transmit timing adjustment to the second signal to transmit to the master device by the transmitter.

    摘要翻译： 收发机包括第一接口，用于通过第一信道从存储器装置接收第一信号。 发射机通过第二信道将表示第一信号的第二信号发送到主设备。 多个寄存器存储由主设备提供的多个值。 多个值包括第一值，该第一值指定由发送器向主设备发送的第二信号的发送定时调整。

    Apparatus and Method for Pipelined Memory Operations
    6.
    发明申请
    Apparatus and Method for Pipelined Memory Operations 有权
    流水线存储器操作的装置和方法

    公开(公告)号：US20070140035A1

    公开(公告)日：2007-06-21

    申请号：US11675054

    申请日：2007-02-14

    申请人： Richard Barth ,  Ely Tsern ,  Mark Horowitz ,  Donald Stark ,  Craig Hampel ,  Frederick Ware ,  John Dillon ,  Nancy Dillon

    发明人： Richard Barth ,  Ely Tsern ,  Mark Horowitz ,  Donald Stark ,  Craig Hampel ,  Frederick Ware ,  John Dillon ,  Nancy Dillon

    IPC分类号： G11C8/00

    CPC分类号： G11C7/1006 ,  G06F13/1615 ,  G11C7/10 ,  G11C7/1039 ,  G11C8/12 ,  G11C11/4076

    摘要： A semiconductor memory device has a memory core that includes at least eight banks of dynamic random access storage cells and an internal data bus coupled to the memory core. The internal data bus receives a plurality of data bits from a selected bank of the memory core. The semiconductor memory device further comprises a first interface to receive a read command from external to the semiconductor memory device and a second interface to output first and second subsets of the plurality of data bits. The first subset is output during a first phase of an external clock signal and the second subset is output during a second phase of the external clock signal. The first phase includes a first edge transition and the second phase includes a second edge transition. The second edge transition is an opposite edge transition with respect to the first edge transition.

    摘要翻译： 半导体存储器件具有包括至少八个动态随机存取存储单元组和耦合到存储器核的内部数据总线的存储器核心。 内部数据总线从存储器核心的选定组接收多个数据位。 半导体存储器件还包括从外部接收半导体存储器件的读取命令的第一接口和用于输出多个数据位的第一和第二子集的第二接口。 在外部时钟信号的第一阶段期间输出第一子集，并且在外部时钟信号的第二阶段期间输出第二子集。 第一阶段包括第一边缘转变，第二阶段包括第二边缘过渡。 第二边缘转变是相对于第一边缘转变的相反边缘转变。

    Transceiver with latency alignment circuitry
    7.
    发明申请
    Transceiver with latency alignment circuitry 有权
    具有延迟对准电路的收发器

    公开(公告)号：US20050160247A1

    公开(公告)日：2005-07-21

    申请号：US11078577

    申请日：2005-03-11

    申请人： John Dillon ,  Nancy Dillon ,  Kevin Donnelly ,  Mark Johnson ,  Chanh Tran

    发明人： John Dillon ,  Nancy Dillon ,  Kevin Donnelly ,  Mark Johnson ,  Chanh Tran

    IPC分类号： G06F13/40 ,  G06F13/00

    CPC分类号： G06F13/405 ,  G06F13/4022 ,  G06F13/4243

    摘要： A transceiver device comprises a transmitter to transmit signals over a plurality of conductors to a memory device. An interface receives control information from a serial communication path coupled to a controller device. The control information is provided to the memory device as the signals using the transmitter. A register stores a control parameter that specifies a drive strength adjustment to the signals to transmit over the plurality of conductors to the memory device using the transmitter.

    摘要翻译： 收发器设备包括发射器，用于将信号通过多个导体传输到存储器件。 接口从耦合到控制器设备的串行通信路径接收控制信息。 控制信息作为使用发射机的信号提供给存储装置。 寄存器存储控制参数，该控制参数指定使用发射机将多个导体发送到存储器件的信号的驱动强度调整。

    TRANSCEIVER WITH LATENCY ALIGNMENT CIRCUITRY
    9.
    发明申请
    TRANSCEIVER WITH LATENCY ALIGNMENT CIRCUITRY 有权
    具有延迟对准电路的收发器

    公开(公告)号：US20070011426A1

    公开(公告)日：2007-01-11

    申请号：US11465230

    申请日：2006-08-17

    申请人： Kevin Donnelly ,  Mark Johnson ,  Chanh Tran ,  John Dillon ,  Nancy Dillon

    发明人： Kevin Donnelly ,  Mark Johnson ,  Chanh Tran ,  John Dillon ,  Nancy Dillon

    IPC分类号： G06F13/00

    CPC分类号： G06F13/405 ,  G06F13/4022 ,  G06F13/4243

    摘要： In a transceiver system a first interface receives data from a first channel using a first clock signal and transmits data to the first channel using a second clock signal. A second interface receives data from a second channel using a third clock signal and transmits data to the second channel using a fourth clock signal. A re-timer re-times data received from the first channel using the first clock signal and retransmits the data to the second channel using the fourth clock signal.

    摘要翻译： 在收发机系统中，第一接口使用第一时钟信号从第一信道接收数据，并使用第二时钟信号将数据发送到第一信道。 第二接口使用第三时钟信号从第二信道接收数据，并使用第四时钟信号将数据发送到第二信道。 重新定时器使用第一时钟信号从第一信道接收数据，并使用第四时钟信号将数据重传到第二信道。