公开(公告)号：US20070132039A1

公开(公告)日：2007-06-14

申请号：US11701377

申请日：2007-02-02

申请人： Bruce Doris ,  Diane Boyd ,  Huilong Zhu

发明人： Bruce Doris ,  Diane Boyd ,  Huilong Zhu

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L29/84

CPC分类号： H01L29/785 ,  H01L29/41733 ,  H01L29/458 ,  H01L29/66795 ,  H01L29/7842

摘要： A method (and structure) of forming an electronic device includes forming at least one localized stressor region within the device.

摘要翻译： 形成电子器件的方法（和结构）包括在器件内形成至少一个局部应力源区域。

公开(公告)号：US20060014338A1

公开(公告)日：2006-01-19

申请号：US10710272

申请日：2004-06-30

申请人： Bruce Doris ,  Diane Boyd ,  Huilong Zhu

发明人： Bruce Doris ,  Diane Boyd ,  Huilong Zhu

IPC分类号： H01L21/336 ,  H01L21/8234

CPC分类号： H01L29/785 ,  H01L29/41733 ,  H01L29/458 ,  H01L29/66795 ,  H01L29/7842

摘要： A method (and structure) of forming an electronic device includes forming at least one localized stressor region within the device.

摘要翻译： 形成电子器件的方法（和结构）包括在器件内形成至少一个局部应力源区域。

公开(公告)号：US20070170507A1

公开(公告)日：2007-07-26

申请号：US11693377

申请日：2007-03-29

申请人： Huilong Zhu ,  Bruce Doris ,  Philip Oldiges ,  Meikei Ieong ,  Min Yang ,  Huajie Chen

发明人： Huilong Zhu ,  Bruce Doris ,  Philip Oldiges ,  Meikei Ieong ,  Min Yang ,  Huajie Chen

IPC分类号： H01L27/12 ,  H01L27/01 ,  H01L31/0392

CPC分类号： H01L27/1203 ,  H01L21/823807 ,  H01L21/84 ,  H01L27/1207 ,  Y10S438/938

摘要： The present invention provides a method of forming a semiconducting substrate including the steps of providing an initial structure having first device region comprising a first orientation material and a second device region having a second orientation material; forming a first concentration of lattice modifying material atop the first orientation material; forming a second concentration of the lattice modifying material atop the second orientation material; intermixing the first concentration of lattice modifying material with the first orientation material to produce a first lattice dimension surface and the second concentration of lattice modifying material the second orientation material to produce a second lattice dimension surface; and forming a first strained semiconducting layer atop the first lattice dimension surface and a second strained semiconducting layer atop the second lattice dimension surface.

摘要翻译： 本发明提供一种形成半导体衬底的方法，包括以下步骤：提供具有包括第一取向材料的第一器件区域和具有第二取向材料的第二器件区域的初始结构; 在所述第一取向材料的顶部上形成晶格改性材料的第一浓度; 在所述第二取向材料的顶部上形成所述晶格改性材料的第二浓度; 将所述晶格修饰材料的第一浓度与所述第一取向材料混合以产生第一晶格尺寸表面，并且所述第二浓度的晶格修饰材料形成所述第二取向材料以产生第二晶格尺寸表面; 以及在所述第一晶格尺寸表面上方形成第一应变半导体层和在所述第二晶格尺寸表面顶部形成第二应变半导体层。

公开(公告)号：US20060172495A1

公开(公告)日：2006-08-03

申请号：US10905978

申请日：2005-01-28

申请人： Huilong Zhu ,  Bruce Doris ,  Philip Oldiges ,  Meikel Ioeng ,  Min Yang ,  Huajie Chen

发明人： Huilong Zhu ,  Bruce Doris ,  Philip Oldiges ,  Meikel Ioeng ,  Min Yang ,  Huajie Chen

IPC分类号： H01L21/8234

CPC分类号： H01L27/1203 ,  H01L21/823807 ,  H01L21/84 ,  H01L27/1207 ,  Y10S438/938

摘要： The present invention provides a method of forming a semiconducting substrate including the steps of providing an initial structure having first device region comprising a first orientation material and a second device region having a second orientation material; forming a first concentration of lattice modifying material atop the first orientation material; forming a second concentration of the lattice modifying material atop the second orientation material; intermixing the first concentration of lattice modifying material with the first orientation material to produce a first lattice dimension surface and the second concentration of lattice modifying material the second orientation material to produce a second lattice dimension surface; and forming a first strained semiconducting layer atop the first lattice dimension surface and a second strained semiconducting layer atop the second lattice dimension surface.

摘要翻译： 本发明提供一种形成半导体衬底的方法，包括以下步骤：提供具有包括第一取向材料的第一器件区域和具有第二取向材料的第二器件区域的初始结构; 在所述第一取向材料的顶部上形成晶格改性材料的第一浓度; 在所述第二取向材料的顶部上形成所述晶格改性材料的第二浓度; 将所述晶格修饰材料的第一浓度与所述第一取向材料混合以产生第一晶格尺寸表面，并且所述第二浓度的晶格修饰材料形成所述第二取向材料以产生第二晶格尺寸表面; 以及在所述第一晶格尺寸表面上方形成第一应变半导体层和在所述第二晶格尺寸表面顶部形成第二应变半导体层。

公开(公告)号：US20060157706A1

公开(公告)日：2006-07-20

申请号：US11037622

申请日：2005-01-18

申请人： Huilong Zhu ,  Bruce Doris ,  Huajie Chen ,  Patricia Mooney ,  Stephen Bedell

发明人： Huilong Zhu ,  Bruce Doris ,  Huajie Chen ,  Patricia Mooney ,  Stephen Bedell

IPC分类号： H01L29/76

CPC分类号： H01L27/1203 ,  H01L21/76254 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84

摘要： The present invention provides a strained Si directly on insulator (SSDOI) substrate having multiple crystallographic orientations and a method of forming thereof. Broadly, but in specific terms, the inventive SSDOI substrate includes a substrate; an insulating layer atop the substrate; and a semiconducting layer positioned atop and in direct contact with the insulating layer, the semiconducting layer comprising a first strained Si region and a second strained Si region; wherein the first strained Si region has a crystallographic orientation different from the second strained Si region and the first strained Si region has a crystallographic orientation the same or different from the second strained Si region. The strained level of the first strained Si region is different from that of the second strained Si region.

摘要翻译： 本发明提供了具有多个结晶取向的应变Si直接绝缘体（SSDOI）基板及其形成方法。 广义上，但是具体来说，本发明的SSDOI基板包括基板; 衬底顶部的绝缘层; 以及位于顶部并与绝缘层直接接触的半导体层，所述半导体层包括第一应变Si区和第二应变Si区; 其中所述第一应变Si区具有不同于所述第二应变Si区的晶体取向，并且所述第一应变Si区具有与所述第二应变Si区相同或不同的晶体取向。 第一应变Si区域的应变水平与第二应变Si区域的应变水平不同。

公开(公告)号：US20060124974A1

公开(公告)日：2006-06-15

申请号：US10905101

申请日：2004-12-15

申请人： Cyril Cabral ,  Bruce Doris ,  Thomas Kanarsky ,  Xiao Liu ,  Huilong Zhu

发明人： Cyril Cabral ,  Bruce Doris ,  Thomas Kanarsky ,  Xiao Liu ,  Huilong Zhu

IPC分类号： H01L29/80

CPC分类号： H01L29/7845 ,  H01L21/3215 ,  H01L21/823807 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/665

摘要： A semiconductor structure and method that is capable of generating a local mechanical gate stress for channel mobility modification are provided. The semiconductor structure includes at least one NFET and at least one PFET on a surface of a semiconductor substrate. The at least one NFET has a gate stack structure comprising a gate dielectric, a first gate electrode layer, a barrier layer, a Si-containing second gate electrode layer and a compressive metal, and the at least one PFET has a gate stack structure comprising a gate dielectric, a first gate electrode layer, a barrier layer and a tensile metal or a silicide.

摘要翻译： 提供了能够产生用于信道迁移率修改的局部机械栅极应力的半导体结构和方法。 半导体结构在半导体衬底的表面上包括至少一个NFET和至少一个PFET。 所述至少一个NFET具有包括栅极电介质，第一栅极电极层，阻挡层，含Si的第二栅极电极层和压缩金属的栅极堆叠结构，并且所述至少一个PFET具有包括 栅极电介质，第一栅电极层，阻挡层和拉伸金属或硅化物。

公开(公告)号：US20050145954A1

公开(公告)日：2005-07-07

申请号：US10707690

申请日：2004-01-05

申请人： Huilong Zhu ,  Steven Bedell ,  Bruce Doris ,  Ying Zhang

发明人： Huilong Zhu ,  Steven Bedell ,  Bruce Doris ,  Ying Zhang

IPC分类号： H01L21/20 ,  H01L21/336 ,  H01L29/76 ,  H01L29/78 ,  H01L29/786 ,  H01L29/94 ,  H01L31/062

CPC分类号： H01L29/785 ,  H01L29/66795 ,  H01L29/7842 ,  H01L29/78687

摘要： A method and device providing a strained Si film with reduced defects is provided, where the strained Si film forms a fin vertically oriented on a surface of a non-conductive substrate. The strained Si film or fin may form a semiconductor channel having relatively small dimensions while also having few defects. The strained Si fin is formed by growing Si on the side of a relaxed SiGe block. A dielectric gate, such as, for example, an oxide, a high “k” material, or a combination of the two, may be formed on a surface of the strained Si film. Additionally, without substantially affecting the stress in the strained Si film, the relaxed SiGe block may be removed to allow a second gate oxide to be formed on the surface previously occupied by the relaxed SiGe block. Accordingly, a semiconductor device having a strained Si fin vertically oriented on a non-conductive substrate may be formed where the strained Si film is oriented such that it may form a channel of small dimensions allowing access to both sides and top in order to from single gate, double gate, or more gate MOSFETs and finFETs with a channel having a reduced number of defects and/or reduced dimensions.

摘要翻译： 提供了提供具有减小的缺陷的应变Si膜的方法和装置，其中应变Si膜在非导电基板的表面上形成垂直取向的翅片。 应变Si膜或翅片可以形成具有相对较小尺寸的半导体通道，同时也具有很少的缺陷。 应变Si翅片通过在弛豫的SiGe块的一侧生长Si而形成。 可以在应变Si膜的表面上形成诸如氧化物，高“k”材料或两者的组合的电介质栅极。 另外，在基本上不影响应变Si膜中的应力的情况下，可以去除弛豫的SiGe块，以允许在松弛的SiGe块先前占据的表面上形成第二栅极氧化物。 因此，可以形成具有垂直取向在非导电衬底上的应变Si鳍片的半导体器件，其中应变Si膜被定向成使得其可以形成允许接近两侧和顶部的小尺寸的通道，以便从单个 栅极，双栅极或更多栅极MOSFET和finFET，沟道具有减少的缺陷数量和/或减小的尺寸。

公开(公告)号：US20070122984A1

公开(公告)日：2007-05-31

申请号：US11669598

申请日：2007-01-31

申请人： Huilong Zhu ,  Bruce Doris

发明人： Huilong Zhu ,  Bruce Doris

IPC分类号： H01L21/336

CPC分类号： H01L29/785 ,  H01L29/4908 ,  H01L29/66795 ,  H01L29/66803 ,  H01L29/7842 ,  H01L29/7854 ,  H01L29/78645 ,  H01L2924/0002 ,  H01L2924/00

摘要： A part of the gate of a FINFET is replaced with a stress material to apply stress to the channel of the FINFET to enhance electron and hole mobility and improve performance. The FINFET has a SiGe/Si stacked gate, and before silicidation the SiGe part of the gate is selectively etched to form a gate gap that makes the gate thin enough to be fully silicidated. After silicidation, the gate-gap is filled with a stress nitride film to create stress in the channel and enhance the performance of the FINFET.

摘要翻译： FINFET栅极的一部分由应力材料代替，以对FINFET的沟道施加应力，以增强电子和空穴的迁移率并提高性能。 FINFET具有SiGe / Si堆叠栅极，并且在硅化之前，选择性地蚀刻栅极的SiGe部分以形成栅极间隙，使得栅极足够薄以完全硅化。 在硅化之后，栅间隙填充有应力氮化物膜，以在沟道中产生应力并增强FINFET的性能。

公开(公告)号：US20050048752A1

公开(公告)日：2005-03-03

申请号：US10650229

申请日：2003-08-28

申请人： Bruce Doris ,  Thomas Kanarsky ,  Ying Zhang ,  Huilong Zhu ,  Meikei Ieong ,  Omer Dokumaci

发明人： Bruce Doris ,  Thomas Kanarsky ,  Ying Zhang ,  Huilong Zhu ,  Meikei Ieong ,  Omer Dokumaci

IPC分类号： H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/786 ,  H01L21/3205

CPC分类号： H01L29/66772 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/6656 ,  H01L29/78612 ,  H01L29/78621

摘要： Described is a method for making thin channel silicon-on-insulator structures. The inventive method comprises forming a set of thin spacer abutting a gate region in a first device and a second device region; forming a raised source/drain region on either side of the gate region in the first device region and the second device region, implanting dopants of a first conductivity type into the raised source drain region in the first device region to form a first dopant impurity region, where the second device region is protected by a second device region block mask; implanting dopants of a second conductivity type into the raised source/drain region in the second device region to form a second dopant impurity region, where the first device region is protected by a first device region block mask; and activating the first dopant impurity region and the second dopant impurity region to provide a thin channel MOSFET.

摘要翻译： 描述了制造薄沟道硅绝缘体上结构的方法。 本发明的方法包括在第一装置和第二装置区域中形成邻接栅极区的一组薄间隔件; 在第一器件区域和第二器件区域中的栅极区域的任一侧上形成凸起的源极/漏极区域，将第一导电类型的掺杂剂注入到第一器件区域中的凸起的源极漏极区域中以形成第一掺杂剂杂质区域 ，其中所述第二设备区域被第二设备区域块掩码保护; 将第二导电类型的掺杂剂注入所述第二器件区域中的所述升高的源极/漏极区域中以形成第二掺杂剂杂质区域，其中所述第一器件区域被第一器件区域阻挡掩模保护; 以及激活第一掺杂杂质区和第二掺杂杂质区，以提供薄沟道MOSFET。

公开(公告)号：US20050045947A1

公开(公告)日：2005-03-03

申请号：US10604907

申请日：2003-08-26

申请人： Huajie Chen ,  Bruce Doris ,  Philip Oldiges ,  Xinlin Wang ,  Huilong Zhu

发明人： Huajie Chen ,  Bruce Doris ,  Philip Oldiges ,  Xinlin Wang ,  Huilong Zhu

IPC分类号： H01L21/336 ,  H01L29/10 ,  H01L29/786 ,  H01L29/76 ,  H01L29/745 ,  H01L31/062

CPC分类号： H01L29/78696 ,  H01L29/1054 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78618 ,  H01L29/78621 ,  H01L29/78684

摘要： A field effect transistor (FET), integrated circuit (IC) chip including the FETs and a method of forming the FETS. The devices have a thin channel, e.g., an ultra-thin (smaller than or equal to 10 nanometers (10 nm)) silicon on insulator (SOI) layer. Source/drain regions are located in recesses at either end of the thin channel and are substantially thicker (e.g., 30 nm) than the thin channel. Source/drain extensions and corresponding source/drain regions are self aligned to the FET gate and thin channel.

摘要翻译： 包括FET的场效应晶体管（FET），集成电路（IC）芯片和形成FET的方法。 器件具有薄沟道，例如超薄（小于或等于10纳米（10nm））绝缘体上硅（SOI）层。 源极/漏极区位于薄沟道的任一端的凹槽中，并且比薄沟道基本上更厚（例如，30nm）。 源/漏扩展和相应的源极/漏极区域与FET栅极和薄沟道自对准。