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    Method of fabricating semiconductor capacitor
    4.
    发明授权
    Method of fabricating semiconductor capacitor 失效
    制造半导体电容器的方法

    公开(公告)号：US08518773B2

    公开(公告)日：2013-08-27

    申请号：US13616882

    申请日：2012-09-14

    申请人： David Vaclav Horak ,  Shom Ponoth ,  Hosadurga Shobha ,  Chih-Chao Yang

    发明人： David Vaclav Horak ,  Shom Ponoth ,  Hosadurga Shobha ,  Chih-Chao Yang

    IPC分类号： H01L21/8242 ,  H01L21/20

    CPC分类号： H01L28/88 ,  H01L21/3105 ,  H01L21/31111 ,  H01L21/3212

    摘要： A method of fabricating a semiconductor capacitor includes forming a cavity in a first dielectric layer. Then, a nitride stack comprising a slow-etch nitride layer disposed between two fast-etch nitride layers is deposited in the cavity. Next, a portion of the nitride stack is etched within the cavity. Continuing, a metal plug is deposited in the cavity. The fast-etch nitride layers of the nitride stack are removed while preserving the slow-etch nitride layer of the nitride stack. A first metal layer is deposited over the slow-etch nitride layer, a second dielectric layer is deposited over the first metal layer, and a second metal layer is deposited over the second dielectric layer.

    摘要翻译： 制造半导体电容器的方法包括在第一电介质层中形成空腔。 然后，将包括设置在两个快速蚀刻氮化物层之间的缓蚀刻氮化物层的氮化物堆叠沉积在空腔中。 接下来，在空腔内蚀刻氮化物叠层的一部分。 继续，金属塞被沉积在空腔中。 去除氮化物叠层的快速蚀刻氮化物层，同时保留氮化物叠层的缓蚀刻氮化物层。 在慢蚀刻氮化物层上沉积第一金属层，在第一金属层上沉积第二介电层，并且在第二介电层上沉积第二金属层。

    SEMICONDUCTOR CAPACITOR
    6.
    发明申请
    SEMICONDUCTOR CAPACITOR 审中-公开
    半导体电容器

    公开(公告)号：US20120012979A1

    公开(公告)日：2012-01-19

    申请号：US12837121

    申请日：2010-07-15

    申请人： David Vaclav Horak ,  Shom Ponoth ,  Hosadurga Shobha ,  Chih-Chao Yang

    发明人： David Vaclav Horak ,  Shom Ponoth ,  Hosadurga Shobha ,  Chih-Chao Yang

    IPC分类号： H01L29/92 ,  H01L21/02

    CPC分类号： H01L28/65 ,  H01L21/3105 ,  H01L21/31111 ,  H01L21/3212 ,  H01L28/88

    摘要： An improved semiconductor capacitor and method of fabrication is disclosed. A nitride stack, comprising alternating sublayers of slow-etch and fast-etch nitride is deposited on a substrate. The nitride stack is etched via an anisotropic etch technique such as reactive ion etch. A wet etch then etches the nitride stack, forming a corrugated shape. The corrugated shape increases surface area, and hence increases the capacitance of the capacitor.

    摘要翻译： 公开了一种改进的半导体电容器和制造方法。 包括交替的缓慢蚀刻和快速蚀刻氮化物的子层的氮化物堆叠沉积在衬底上。 通过诸如反应离子蚀刻的各向异性蚀刻技术蚀刻氮化物层。 湿蚀刻然后蚀刻氮化物叠层，形成波纹形状。 波纹形状增加了表面积，因此增加了电容器的电容。

    Well isolation trenches (WIT) for CMOS devices
    8.
    发明授权
    Well isolation trenches (WIT) for CMOS devices 失效
    用于CMOS器件的隔离沟槽（WIT）

    公开(公告)号：US07737504B2

    公开(公告)日：2010-06-15

    申请号：US11759981

    申请日：2007-06-08

    申请人： Toshiharu Furukawa ,  Mark Charles Hakey ,  David Vaclav Horak ,  Charles William Koburger, III ,  Jack Allan Mandelman ,  William Robert Tonti

    发明人： Toshiharu Furukawa ,  Mark Charles Hakey ,  David Vaclav Horak ,  Charles William Koburger, III ,  Jack Allan Mandelman ,  William Robert Tonti

    IPC分类号： H01L29/772

    CPC分类号： H01L21/823892 ,  H01L21/76229 ,  H01L21/823878 ,  H01L27/11

    摘要： A well isolation trenches for a CMOS device and the method for forming the same. The CMOS device includes (a) a semiconductor substrate, (b) a P well and an N well in the semiconductor substrate, (c) a well isolation region sandwiched between and in direct physical contact with the P well and the N well. The P well comprises a first shallow trench isolation (STI) region, and the N well comprises a second STI region. A bottom surface of the well isolation region is at a lower level than bottom surfaces of the first and second STI regions. When going from top to bottom of the well isolation region, an area of a horizontal cross section of the well isolation region is an essentially continuous function.

    摘要翻译： CMOS器件的良好隔离沟槽及其形成方法。 CMOS器件包括（a）半导体衬底，（b）半导体衬底中的P阱和N阱，（c）夹在P阱和N阱之间并与P阱和N阱直接物理接触的阱隔离区域。 P阱包括第一浅沟槽隔离（STI）区域，并且N阱包括第二STI区域。 阱隔离区域的底表面处于比第一和第二STI区域的底表面更低的水平面。 当从隔离区域的顶部到底部进行时，阱隔离区域的水平横截面的区域是基本上连续的函数。