公开(公告)号：US07409675B2

公开(公告)日：2008-08-05

申请号：US10789201

申请日：2004-02-27

申请人： Christopher W. Brumme ,  Jan Gray ,  Jonathan C. Hawkins ,  Alan C. Shi ,  Sean E. Trowbridge

发明人： Christopher W. Brumme ,  Jan Gray ,  Jonathan C. Hawkins ,  Alan C. Shi ,  Sean E. Trowbridge

IPC分类号： G06F9/44

CPC分类号： G06F8/52

摘要： Systems and methods provide for the rewriting and transformation of a code unit through an extensible, composable, set of code rewriters that can be implemented at various phases throughout the development, deployment, and execution of the code unit. The described systems and methods provide a powerful way for program developers and system administrators to implement code transformations at different stages throughout the development, deployment, and execution of programs that is largely independent of such programs and does not significantly increase the complexity of the source programs, compilers, or execution environments.

摘要翻译： 系统和方法通过可扩展的，可组合的代码重写器来重写和转换代码单元，可以在代码单元的整个开发，部署和执行过程中的各个阶段实现。 所描述的系统和方法为程序开发人员和系统管理员提供了强大的方法，以便在整个开发，部署和执行程序的不同阶段执行代码转换，这些程序在很大程度上独立于这些程序，并且不会显着增加源程序的复杂性 ，编译器或执行环境。

公开(公告)号：US08813052B2

公开(公告)日：2014-08-19

申请号：US11811370

申请日：2007-06-08

申请人： Jan Gray ,  Timothy L. Harris ,  James Larus ,  Burton Smith

发明人： Jan Gray ,  Timothy L. Harris ,  James Larus ,  Burton Smith

IPC分类号： G06F9/45 ,  G06F9/46

CPC分类号： G06F9/467 ,  G06F9/3004 ,  G06F9/30047 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3859 ,  G06F12/0808 ,  G06F12/0842 ,  G06F2212/1016 ,  G06F2212/466 ,  G06F2212/507

摘要： Various technologies and techniques are disclosed for providing a bounded transactional memory application that accesses cache metadata in a cache of a central processing unit. When performing a transactional read from the bounded transactional memory application, a cache line metadata transaction-read bit is set. When performing a transactional write from the bounded transactional memory application, a cache line metadata transaction-write bit is set and a conditional store is performed. At commit time, if any lines marked with the transaction-read bit or the transaction-write bit were evicted or invalidated, all speculatively written lines are discarded. The application can also interrogate a cache line metadata eviction summary to determine whether a transaction is doomed and then take an appropriate action.

摘要翻译： 公开了各种技术和技术，用于提供访问中央处理单元的高速缓存中的高速缓存元数据的有界事务存储器应用。 当从有界事务存储器应用程序执行事务读取时，设置缓存行元数据事务读取位。 当从有界事务存储器应用程序执行事务写入时，设置高速缓存行元数据事务写入位并执行条件存储。 在提交时，如果任何标有事务读取位或事务写入位的行被驱逐或无效，则所有推测写入的行将被丢弃。 应用程序还可以询问高速缓存行元数据驱逐摘要以确定事务是否注定失败，然后采取适当的操作。

公开(公告)号：US08489864B2

公开(公告)日：2013-07-16

申请号：US12493167

申请日：2009-06-26

申请人： Gad Sheaffer ,  Jan Gray ,  Martin Taillefer ,  Ali-Reza Adl-Tabatabai ,  Bratin Saha ,  Vadim Bassin ,  Robert Y. Geva ,  David Callahan

发明人： Gad Sheaffer ,  Jan Gray ,  Martin Taillefer ,  Ali-Reza Adl-Tabatabai ,  Bratin Saha ,  Vadim Bassin ,  Robert Y. Geva ,  David Callahan

IPC分类号： G06F15/00 ,  G06F7/38 ,  G06F9/00 ,  G06F9/44

CPC分类号： G06F9/467 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3859

摘要： Performing non-transactional escape actions within a hardware based transactional memory system. A method includes at a hardware thread on a processor beginning a hardware based transaction for the thread. Without committing or aborting the transaction, the method further includes suspending the hardware based transaction and performing one or more operations for the thread, non-transactionally and not affected by: transaction monitoring and buffering for the transaction, an abort for the transaction, or a commit for the transaction. After performing one or more operations for the thread, non-transactionally, the method further includes resuming the transaction and performing additional operations transactionally. After performing the additional operations, the method further includes either committing or aborting the transaction.

摘要翻译： 在基于硬件的事务内存系统中执行非事务性转义操作。 一种方法包括处理器上的硬件线程，开始针对线程的基于硬件的事务。 所述方法还包括暂停所述基于硬件的事务并对所述线程执行非事务性的一个或多个操作，并且不受以下事务的影响：所述事务的事务监视和缓冲，所述事务的中止或者所述事务的中止 提交交易。 在对线程执行一个或多个操作之后，非事务性地，该方法还包括恢复事务并事务地执行附加操作。 执行附加操作后，该方法还包括提交或中止事务。

公开(公告)号：US08161247B2

公开(公告)日：2012-04-17

申请号：US12493163

申请日：2009-06-26

申请人： Jan Gray ,  David Callahan ,  Burton Jordan Smith ,  Gad Sheaffer ,  Ali-Reza Adl-Tabatabai ,  Bratin Saha

发明人： Jan Gray ,  David Callahan ,  Burton Jordan Smith ,  Gad Sheaffer ,  Ali-Reza Adl-Tabatabai ,  Bratin Saha

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28 ,  G06F1/00 ,  G06F1/26 ,  G06F1/32 ,  G06F9/46

CPC分类号： G06F12/0831 ,  G06F1/3225

摘要： Synchronizing threads on loss of memory access monitoring. Using a processor level instruction included as part of an instruction set architecture for a processor, a read, or write monitor to detect writes, or reads or writes respectively from other agents on a first set of one or more memory locations and a read, or write monitor on a second set of one or more different memory locations are set. A processor level instruction is executed, which causes the processor to suspend executing instructions and optionally to enter a low power mode pending loss of a read or write monitor for the first or second set of one or more memory locations. A conflicting access is detected on the first or second set of one or more memory locations or a timeout is detected. As a result, the method includes resuming execution of instructions.

摘要翻译： 在内存访问监控丢失时同步线程。 使用处理器级指令作为处理器，读取或写入监视器的指令集体系结构的一部分而被包括，以分别从第一组一个或多个存储器位置和读取的或其他存储器位置的其他代理检测写入或读取或写入 设置在第二组一个或多个不同存储单元上的写监视器。 执行处理器级指令，这使得处理器暂停执行指令，并且可选地进入低功率模式，等待丢失第一或第二组一个或多个存储器位置的读或写监视器。 在一个或多个存储器位置的第一或第二组上检测到冲突的访问，或者检测到超时。 结果，该方法包括恢复指令的执行。

公开(公告)号：US20120079215A1

公开(公告)日：2012-03-29

申请号：US13307492

申请日：2011-11-30

申请人： Jan Gray ,  Martin Taillefer ,  Yossi Levanoni ,  Ali-Reza Adl-Tabatabai ,  Dave Detlefs ,  Vinod Grover ,  Mike Magruder ,  Matt Tolton ,  Bratin Saha ,  Gad Sheaffer ,  Vadim Bassin

发明人： Jan Gray ,  Martin Taillefer ,  Yossi Levanoni ,  Ali-Reza Adl-Tabatabai ,  Dave Detlefs ,  Vinod Grover ,  Mike Magruder ,  Matt Tolton ,  Bratin Saha ,  Gad Sheaffer ,  Vadim Bassin

IPC分类号： G06F12/08

CPC分类号： G06F12/0815 ,  G06F9/467 ,  G06F11/141

摘要： In one embodiment, the present invention includes a method for selecting a first transaction execution mode to begin a first transaction in a unbounded transactional memory (UTM) system having a plurality of transaction execution modes. These transaction execution modes include hardware modes to execute within a cache memory of a processor, a hardware assisted mode to execute using transactional hardware of the processor and a software buffer, and a software transactional memory (STM) mode to execute without the transactional hardware. The first transaction execution mode can be selected to be a highest performant of the hardware modes if no pending transaction is executing in the STM mode, otherwise a lower performant mode can be selected. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于在具有多个事务执行模式的无界事务存储器（UTM）系统中选择开始第一事务的第一事务执行模式的方法。 这些事务执行模式包括在处理器的高速缓冲存储器内执行的硬件模式，使用处理器的事务硬件执行的硬件辅助模式以及软件缓冲器，以及在没有事务性硬件的情况下执行的软件事务存储器（STM）模式。 如果在STM模式下没有执行等待事务，则可以将第一事务执行模式选择为硬件模式的最高执行模式，否则可以选择较低的执行模式。 描述和要求保护其他实施例。

公开(公告)号：US08095824B2

公开(公告)日：2012-01-10

申请号：US12638181

申请日：2009-12-15

申请人： Jan Gray ,  Martin Taillefer ,  Yossi Levanoni ,  Ali-Reza Adl-Tabatabai ,  Dave Detlefs ,  Vinod Grover ,  Mike Magruder ,  Matt Tolton ,  Bratin Saha ,  Gad Sheaffer ,  Vadim Bassin

发明人： Jan Gray ,  Martin Taillefer ,  Yossi Levanoni ,  Ali-Reza Adl-Tabatabai ,  Dave Detlefs ,  Vinod Grover ,  Mike Magruder ,  Matt Tolton ,  Bratin Saha ,  Gad Sheaffer ,  Vadim Bassin

IPC分类号： G06F11/00

CPC分类号： G06F12/0815 ,  G06F9/467 ,  G06F11/141

摘要： In one embodiment, the present invention includes a method for selecting a first transaction execution mode to begin a first transaction in a unbounded transactional memory (UTM) system having a plurality of transaction execution modes. These transaction execution modes include hardware modes to execute within a cache memory of a processor, a hardware assisted mode to execute using transactional hardware of the processor and a software buffer, and a software transactional memory (STM) mode to execute without the transactional hardware. The first transaction execution mode can be selected to be a highest performant of the hardware modes if no pending transaction is executing in the STM mode, otherwise a lower performant mode can be selected. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于在具有多个事务执行模式的无界事务存储器（UTM）系统中选择开始第一事务的第一事务执行模式的方法。 这些事务执行模式包括在处理器的高速缓冲存储器内执行的硬件模式，使用处理器的事务硬件执行的硬件辅助模式以及软件缓冲器，以及在没有事务性硬件的情况下执行的软件事务存储器（STM）模式。 如果在STM模式下没有执行等待事务，则可以将第一事务执行模式选择为硬件模式的最高执行模式，否则可以选择较低的执行模式。 描述和要求保护其他实施例。

公开(公告)号：US20110283091A1

公开(公告)日：2011-11-17

申请号：US13189639

申请日：2011-07-25

申请人： John Joseph Duffy ,  Jan Gray ,  Yosseff Levanoni

发明人： John Joseph Duffy ,  Jan Gray ,  Yosseff Levanoni

IPC分类号： G06F9/38

CPC分类号： G06F9/466 ,  G06F8/456 ,  G06F9/52

摘要： Various technologies and techniques are disclosed for transforming a sequential loop into a parallel loop for use with a transactional memory system. Open ended and/or closed ended sequential loops can be transformed to parallel loops. For example, a section of code containing an original sequential loop is analyzed to determine a fixed number of iterations for the original sequential loop. The original sequential loop is transformed into a parallel loop that can generate transactions in an amount up to the fixed number of iterations. As another example, an open ended sequential loop can be transformed into a parallel loop that generates a separate transaction containing a respective work item for each iteration of a speculation pipeline. The parallel loop is then executed using the transactional memory system, with at least some of the separate transactions being executed on different threads.

摘要翻译： 公开了各种技术和技术，用于将顺序循环变换成用于事务存储器系统的并行循环。 开放式和/或封闭式顺序循环可以转换为并行循环。 例如，分析包含原始顺序循环的代码段以确定原始顺序循环的固定次数的迭代。 原始的顺序循环被转换成并行循环，其可以产生高达固定次数的事务。 作为另一示例，开放式顺序循环可以被转换成并行循环，其生成包含用于投机管道的每次迭代的相应工作项的单独事务。 然后使用事务存储器系统执行并行循环，其中至少一些单独的事务在不同的线程上执行。

公开(公告)号：US20110145552A1

公开(公告)日：2011-06-16

申请号：US12638064

申请日：2009-12-15

申请人： Koichi Yamada ,  Gad Sheaffer ,  Jan Gray ,  Landy Wang ,  Martin Taillefer ,  Arun Kishan ,  Ali-Reza Adl-Tabatabai ,  David Callahan

发明人： Koichi Yamada ,  Gad Sheaffer ,  Jan Gray ,  Landy Wang ,  Martin Taillefer ,  Arun Kishan ,  Ali-Reza Adl-Tabatabai ,  David Callahan

IPC分类号： G06F9/312

CPC分类号： G06F9/3834 ,  G06F9/30076 ,  G06F9/3836 ,  G06F9/3851 ,  G06F9/3857 ,  G06F9/3861 ,  G06F9/461 ,  G06F9/467 ,  G06F9/4812 ,  G06F2209/481

摘要： In one embodiment, the present invention includes a method for receiving control in a kernel mode via a ring transition from a user thread during execution of an unbounded transactional memory (UTM) transaction, updating a state of a transaction status register (TSR) associated with the user thread and storing the TSR with a context of the user thread, and later restoring the context during a transition from the kernel mode to the user thread. In this way, the UTM transaction may continue on resumption of the user thread. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于在执行无界事务存储器（UTM）事务期间经由用户线程的环转移以内核模式接收控制的方法，更新与相关联的事务状态寄存器（TSR）相关联的事务状态寄存器（TSR）的状态 用户线程和用户线程的上下文存储TSR，然后在从内核模式到用户线程的转换期间恢复上下文。 以这种方式，UTM事务可以继续恢复用户线程。 描述和要求保护其他实施例。

公开(公告)号：US20110145498A1

公开(公告)日：2011-06-16

申请号：US12638345

申请日：2009-12-15

申请人： Martin Taillefer ,  Jan Gray ,  Richard Wurdack ,  Gad Sheaffer ,  Ali-Reza Adl-Tabatabai

发明人： Martin Taillefer ,  Jan Gray ,  Richard Wurdack ,  Gad Sheaffer ,  Ali-Reza Adl-Tabatabai

IPC分类号： G06F12/08

CPC分类号： G06F9/467 ,  G06F11/3409 ,  G06F11/3466 ,  G06F11/3612 ,  G06F11/3636 ,  G06F11/3648 ,  G06F2201/86 ,  G06F2201/87 ,  G06F2201/88 ,  G06F2201/885

摘要： Monitoring performance of one or more architecturally significant processor caches coupled to a processor. The methods include executing an application on one or more processors coupled to one or more architecturally significant processor caches, where the application utilizes the architecturally significant portions of the architecturally significant processor caches. The methods further include at least one of generating metrics related to performance of the architecturally significant processor caches; implementing one or more debug exceptions related to performance of the architecturally significant processor caches; or implementing one or more transactional breakpoints related to performance of the architecturally significant processor caches as a result of utilizing the architecturally significant portions of the architecturally significant processor caches.

摘要翻译： 监视耦合到处理器的一个或多个架构上重要的处理器高速缓存的性能。 所述方法包括在耦合到一个或多个架构有意义的处理器高速缓存的一个或多个处理器上执行应用，其中应用利用架构上重要的处理器高速缓存的架构上重要的部分。 所述方法还包括生成与架构上重要的处理器高速缓存的性能有关的度量中的至少一个; 实现与架构上重要的处理器高速缓存的性能相关的一个或多个调试异常; 或者通过利用架构上重要的处理器高速缓存的架构上重要的部分来实现与架构上重要的处理器高速缓存的性能相关的一个或多个事务性断点。

公开(公告)号：US20100332808A1

公开(公告)日：2010-12-30

申请号：US12493168

申请日：2009-06-26

申请人： Ali-Reza Adl-Tabatabai ,  Bratin Saha ,  Gad Sheaffer ,  Vadim Bassin ,  Robert Y. Geva ,  Martin Taillefer ,  Darek Mihocka ,  Burton Jordan Smith ,  Jan Gray

发明人： Ali-Reza Adl-Tabatabai ,  Bratin Saha ,  Gad Sheaffer ,  Vadim Bassin ,  Robert Y. Geva ,  Martin Taillefer ,  Darek Mihocka ,  Burton Jordan Smith ,  Jan Gray

IPC分类号： G06F9/30 ,  G06F9/312

CPC分类号： G06F9/3004 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/30101 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/3857 ,  G06F9/467

摘要： Minimizing code duplication in an unbounded transactional memory system. A computing apparatus including one or more processors in which it is possible to use a set of common mode-agnostic TM barrier sequences that runs on legacy ISA and extended ISA processors, and that employs hardware filter indicators (when available) to filter redundant applications of TM barriers, and that enables a compiled binary representation of the subject code to run correctly in any of the currently implemented set of transactional memory execution modes, including running the code outside of a transaction, and that enables the same compiled binary to continue to work with future TM implementations which may introduce as yet unknown future TM execution modes.

摘要翻译： 最大限度地减少无界事务内存系统中的代码重复。 一种包括一个或多个处理器的计算设备，其中可以使用在传统ISA和扩展ISA处理器上运行的一组共同模式不可知TM屏障序列，并且采用硬件滤波器指示器（当可用时）可以过滤冗余应用 TM屏障，并且使得主体代码的编译二进制表示可以在任何当前实现的事务存储器执行模式集中运行，包括在事务之外运行代码，并且使得相同的编译的二进制文件能够继续工作 与未来的TM实现可能会引入未知的未来TM执行模式。