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    System, apparatus and method to improve analog-to-digital converter output
    6.
    发明授权
    System, apparatus and method to improve analog-to-digital converter output 有权
    提高模数转换器输出的系统，装置和方法

    公开(公告)号：US09054720B2

    公开(公告)日：2015-06-09

    申请号：US13976329

    申请日：2012-04-19

    申请人： Nicholas P. Cowley ,  Isaac Ali

    发明人： Nicholas P. Cowley ,  Isaac Ali

    IPC分类号： H03M1/06 ,  H03M1/08 ,  H03M1/10 ,  H03M1/00 ,  H03M1/12

    CPC分类号： H03M1/08 ,  H03M1/00 ,  H03M1/0695 ,  H03M1/1028 ,  H03M1/12 ,  H03M1/1215

    摘要： According to various embodiments, a system, an apparatus and a method are presented that relate to determining and correcting signal imbalances between output samples of an analog-to-digital (A-D) converter array (that may be implemented as part of a wideband ADC). A statistic module and correction module are associated with the A-D converter array. The statistic module is configured to receive digital samples from the plurality of A-D converters, and generate a statistical sample value for each A-D converter using a set of digital samples received therefrom. The correction module is configured to, for at least one of the plurality of A-D converters, determine an offset value by comparing the statistical sample value for the at least one of the plurality of A-D converters with a reference value, and apply the offset value to a digital sample from that at least one A-D converter to generate a corrected digital sample.

    摘要翻译： 根据各种实施例，提出了一种涉及确定和校正模数（AD）转换器阵列（可被实现为宽带ADC的一部分）的输出采样之间的信号不平衡的系统，装置和方法， 。 统计模块和校正模块与A-D转换器阵列相关联。 统计模块被配置为从多个A-D转换器接收数字样本，并且使用从其接收的一组数字样本为每个A-D转换器生成统计采样值。 校正模块被配置为，对于多个AD转换器中的至少一个，通过将多个AD转换器中的至少一个AD转换器的统计采样值与参考值进行比较来确定偏移值，并将偏移值应用于 来自该至少一个AD转换器的数字样本以产生经校正的数字样本。

    Methods and arrangements for high-speed digital-to-analog conversion
    7.
    发明授权
    Methods and arrangements for high-speed digital-to-analog conversion 有权
    高速数模转换的方法和布置

    公开(公告)号：US08823568B2

    公开(公告)日：2014-09-02

    申请号：US13631858

    申请日：2012-09-28

    申请人： Nicholas P. Cowley ,  Isaac Ali

    发明人： Nicholas P. Cowley ,  Isaac Ali

    IPC分类号： H03M1/66

    CPC分类号： H03M1/662

    摘要： Embodiments may comprise logic such as hardware and/or code for high-speed digital-to-analog conversion of signals. Many embodiments comprise a demultiplexer to distribute sets of bits to digital-to-analog converters, the digital-to-analog converters to receive the sets of bits and the operate concurrently to convert the sets of bits from digital representations of signal segments to output analog signal segments, and an interleaver to interleave the analog signal segments from each of digital-to-analog converters in the sequence to generate an analog signal. In many embodiments, the interleaver is adapted to interleave the analog signal segments by latching magnitudes of each of the analog signal segments to an interleaved output near ends of clock cycles to attenuate non-linearities in the magnitudes of each of the analog signal segments when the magnitudes are output.

    摘要翻译： 实施例可以包括诸如用于信号的高速数模转换的硬件和/或代码的逻辑。 许多实施例包括解复用器以将位集合分配给数模转换器，数模转换器用于接收位组并且同时操作以将位组从信号段的数字表示转换为输出模拟 信号段和交织器，以在序列中对来自每个数模转换器的模拟信号段进行交织以产生模拟信号。 在许多实施例中，交织器适于通过将模拟信号段中的每一个的大小锁存到接近于时钟周期端的交错输出来对模拟信号段进行交织，以衰减每个模拟信号段的幅度中的非线性 输出大小。

    CORRECTING QUADRATURE CROSSTALK CONTAMINATION IN RECEIVERS
    8.
    发明申请
    CORRECTING QUADRATURE CROSSTALK CONTAMINATION IN RECEIVERS 有权
    修正接收器中的平台CROSSTALK污染

    公开(公告)号：US20110151818A1

    公开(公告)日：2011-06-23

    申请号：US12646513

    申请日：2009-12-23

    申请人： Isaac Ali ,  Nicholas P. Cowley

    发明人： Isaac Ali ,  Nicholas P. Cowley

    IPC分类号： H04B1/10

    CPC分类号： H04B1/28 ,  H04L27/3863

    摘要： An apparatus, a method and a system for correcting a phase imbalance are described. Embodiments may measure the phase imbalance inherent in a tuner and use the imbalance measure to correct the output of the tuner. Embodiments may include a tone generator to produce a single frequency tone and a tuner to receive the single frequency tone and output an intermediate frequency. The intermediate frequency may be corrected by a correction loop. Other embodiments are described and claimed.

    摘要翻译： 描述了用于校正相位不平衡的装置，方法和系统。 实施例可以测量调谐器固有的相位不平衡，并使用不平衡度量来校正调谐器的输出。 实施例可以包括产生单个频率音调的音调发生器和用于接收单个频率音调并输出中频的调谐器。 中间频率可以通过校正回路来校正。 描述和要求保护其他实施例。

    Phase comparator lock detect circuit and a synthesizer using same
    9.
    发明授权
    Phase comparator lock detect circuit and a synthesizer using same 失效
    相位比较器锁定检测电路和使用相位比较器的合成器

    公开(公告)号：US4806878A

    公开(公告)日：1989-02-21

    申请号：US56476

    申请日：1987-07-17

    申请人： Nicholas P. Cowley

    发明人： Nicholas P. Cowley

    IPC分类号： H03L7/089 ,  H03L7/095 ,  H03L7/00 ,  H03L7/06

    CPC分类号： H03L7/095 ,  H03L7/089 ,  Y10S331/02

    摘要： A lock detect circuit (FIG. 3) for use in a synthesiser of the type comprising a phase comparator (5), a reference frequency source (11, 13, 15) a variable frequency oscillator (1), a variable divider (3) and a loop amplifier (7). The circuit includes logic gates (31, 33, . . . 41) to monitor the frequency `up` and frequency `down` error signals (C.sub.U, C.sub.D) produced by the comparator (5) and provides an `in-lock` indication (S) when frequency `up` or frequency `down` signals exclusively are detected in a predetermined period ( .sub.D). Accordingly this circuit may comprise a variable delay (31) an inverter (33) an AND-gate (35) and an OR-gate (39) for generating a comparison signal:f'.sub.E =F.sub.N .multidot.C.sub.D +C.sub.Uwhere f.sub.N is the signal from the inverter time delay pair derived from the divider output. This signal is fed to a series of flip-flops (37) clocked by the frequency down signal. The outputs (Q) of the flip-flops (37) are referred to a second AND-gate (41) to generate the `in-lock` signal (S).To accommodate under critical damping a latch (43) may be provided at the signal output. Alternatively two such circuits, one with reversed input connections may be used in tandem to provide both positive to negative detect windows.

    摘要翻译： PCT No.PCT / GB86 / 00555 Sec。 371日期1987年7月17日 102（e）日期1987年7月17日PCT提交1986年9月18日PCT公布。 公开号WO87 / 01885 日期：1987年3月26日。一种在包括相位比较器（5），参考频率源（11,13,15），变频振荡器（1）的合成器中使用的锁定检测电路（图3） ，可变分频器（3）和环路放大器（7）。 该电路包括用于监视由比较器（5）产生的频率“向上”和“下降”误差信号（CU，CD）的逻辑门（31,33，...），并提供“锁定”指示 在预定时间段（D）中检测到频率“上”或频率“下”信号是专用的（S）。 因此，该电路可以包括用于产生比较信号的可变延迟（31）反相器（33）与门（35）和或门（39），f'E = FNxCD + CU其中fN是来自 从分频器输出导出的变频器时间延迟对。 该信号被馈送到由降频信号计时的一系列触发器（37）。 触发器（37）的输出（Q）被称为第二与门（41）以产生“锁定”信号（S）。 为了适应临界阻尼，可以在信号输出处提供闩锁（43）。 或者，可以串联使用两个这样的电路，一个具有反向输入连接的电路以提供正向负检测窗口。

    FM demodulators
    10.
    发明授权
    FM demodulators 失效
    FM解调器

    公开(公告)号：US4746873A

    公开(公告)日：1988-05-24

    申请号：US898176

    申请日：1986-08-20

    申请人： Nicholas P. Cowley

    发明人： Nicholas P. Cowley

    IPC分类号： H03D3/00 ,  H03G3/20

    CPC分类号： H03G3/3036 ,  H03D3/003

    摘要： Apparatus for obtaining programmable threshold extension of an FM demodulator comprises a limiter preamplifier 4 and a variable gain buffer amplifier 6. The buffer amplifier 6 is provided with an external control node 16 such that the signal level fed from the buffer amplifier 6 to an injection locked oscillator/divider 8 can be programmed in dependence upon a control signal applied to the external control node 16. In this manner threshold extension of the FM demodulator can be selectively applied in dependence upon the noise level in an FM input signal to be demodulated. The limiter preamplifier 4 and the buffer amplifier 6 may form part of an automatic gain control circuit.

    摘要翻译： 用于获得FM解调器的可编程阈值扩展的装置包括限幅器前置放大器4和可变增益缓冲放大器6.缓冲放大器6设置有外部控制节点16，使得从缓冲放大器6馈送到注入锁定 可以根据施加到外部控制节点16的控制信号对振荡器/分频器8进行编程。以这种方式，根据要解调的FM输入信号中的噪声电平，可以选择性地施加FM解调器的阈值扩展。 限幅器前置放大器4和缓冲放大器6可以形成自动增益控制电路的一部分。