公开(公告)号：US5625220A

公开(公告)日：1997-04-29

申请号：US287323

申请日：1994-08-08

申请人： David K.-Y. Liu ,  Kueing-Long Chen ,  Bert R. Riemenschneider

发明人： David K.-Y. Liu ,  Kueing-Long Chen ,  Bert R. Riemenschneider

IPC分类号： H01L23/525 ,  H01L29/00

CPC分类号： H01L23/5252 ,  H01L2924/0002 ,  H01L2924/3011

摘要： This antifuse includes: a sublithographic conductive pattern (18); an antifuse material (24) overlying said sublithographic conductive pattern (18); and a conductive layer (26) overlying the antifuse material (24) to form a reduced area antifuse (10). Other devices, systems and methods are also disclosed.

摘要翻译： 该反熔丝包括：亚光刻导电图案（18）; 覆盖所述亚光刻导电图案（18）的反熔丝材料（24）; 以及覆盖所述反熔丝材料（24）以形成减少区域反熔丝（10）的导电层（26）。 还公开了其他装置，系统和方法。

公开(公告)号：US5365105A

公开(公告)日：1994-11-15

申请号：US113507

申请日：1993-08-27

申请人： David K. Liu ,  Kueing-Long Chen ,  Bert R. Riemenschneider

发明人： David K. Liu ,  Kueing-Long Chen ,  Bert R. Riemenschneider

IPC分类号： H01L23/525 ,  H01L27/02 ,  H01L17/00

CPC分类号： H01L23/5252 ,  H01L2924/0002 ,  H01L2924/3011

摘要： A described embodiment of the present invention includes an anti-fuse comprising: a first conductive layer having a horizontal major surface and having a substantially vertical sidewall; a thick insulating layer formed on the horizontal major surface of the first conductive layer; a dielectric layer formed on the vertical sidewall; and a second conductive layer formed on the dielectric layer. In an additional embodiment, the first and/or second conductive layers comprise polycrystalline silicon and a conductive material selected from the group of titanium, tungsten, molybdenum, platinum, titanium silicide, tungsten silicide, molybdenum silicide, platinum silicide, titanium nitride and combinations thereof.

摘要翻译： 本发明的一个实施例包括一种抗熔丝，包括：第一导电层，其具有水平主表面并且具有基本垂直的侧壁; 形成在第一导电层的水平主表面上的厚绝缘层; 形成在垂直侧壁上的电介质层; 以及形成在所述电介质层上的第二导电层。 在另外的实施例中，第一和/或第二导电层包括多晶硅和选自钛，钨，钼，铂，硅化钛，硅化钨，硅化钼，硅化铂，氮化钛及其组合的导电材料 。

公开(公告)号：US5105245A

公开(公告)日：1992-04-14

申请号：US287937

申请日：1988-12-21

申请人： Bert R. Riemenschneider ,  Allan T. Mitchell ,  Clarence W. Teng

发明人： Bert R. Riemenschneider ,  Allan T. Mitchell ,  Clarence W. Teng

IPC分类号： H01L27/108

CPC分类号： H01L27/10829

摘要： A plurality of trenches (26, 28) of a DRAM cell array formed in a (P-) epitaxial layer (11) and a silicon substrate (12), and storage layers (38, 40) are grown on the sidewalls (34, 36) and bottom (not shown) of the trenches (26, 28). Highly doped polysilicon capacitor electrodes (42, 44) are formed in the trenches (26, 28). Sidewall oxide filaments (50, 54) and in situ doped sidewall conductive filaments (66, 68) are formed and thermal cycles are used to diffuse dopant from sidewall conductive filaments (66, 68) into upper sidewall portions (62, 64) to form diffused source regions (70, 72) of pass gate transistors (90) for each cell.

摘要翻译： 形成在（P-）外延层（11）和硅衬底（12）中的DRAM单元阵列的多个沟槽（26,28）和存储层（38,40）生长在侧壁 36）和底部（未示出）的沟槽（26,28）。 在沟槽（26,28）中形成高掺杂多晶硅电容器电极（42,44）。 形成侧壁氧化物细丝（50,54）和原位掺杂的侧壁导电细丝（66,68），并且使用热循环来将掺杂剂从侧壁导电细丝（66,68）扩散到上侧壁部分（62,64）中以形成 用于每个单元的通过栅极晶体管（90）的扩散源极区（70,72）。

公开(公告)号：US4829019A

公开(公告)日：1989-05-09

申请号：US48719

申请日：1987-05-12

申请人： Allan T. Mitchell ,  Howard L. Tigelaar ,  Bert R. Riemenschneider

发明人： Allan T. Mitchell ,  Howard L. Tigelaar ,  Bert R. Riemenschneider

IPC分类号： H01L21/76 ,  H01L21/266 ,  H01L21/316 ,  H01L21/762 ,  H01L29/06 ,  H01L29/78

CPC分类号： H01L21/266 ,  H01L21/76216

摘要： A method of forming semiconductor devices wherein a gap is formed beneath the field oxide between the channel stop implant and source/drain regions in the moat or active element region to prevent or minimize encroachment of channel stop impurity toward the source/drain regions to form spurious pn junctions and/or reduce the active element region.

摘要翻译： 一种形成半导体器件的方法，其中在沟道阻挡注入和沟槽或有源元件区域中的源极/漏极区之间的场氧化物之下形成间隙，以防止或最小化沟道阻挡杂质侵入源/漏区以形成假 pn结和/或减少有源元件区域。

公开(公告)号：US5120672A

公开(公告)日：1992-06-09

申请号：US401470

申请日：1989-08-29

申请人： Allan T. Mitchell ,  Bert R. Riemenschneider

发明人： Allan T. Mitchell ,  Bert R. Riemenschneider

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L27/115

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L27/115

摘要： An electrically, programmable read-only memory cell is formed at a face (10) of a semiconductor layer (12). This cell comprises a doped drain region (36) and a doped source region (38) that are spaced from each other by a gate region (40). An ONO memory stack (28) is formed to extend over a portion of the gate region (40) that adjoins the drain region (36). The memory stack (28) is substantially spaced from the source region (38). A select gate insulator layer (30) is formed over the remainder of the gate region (40), and is preferably of the same thickness as the memory stack (28). A suitable gate conductor (32) is then deposited over insulator layers (26, 30). By being substantially spaced from source region (38), the memory stack (28) of the invention avoids the formation of ONO hole traps.

摘要翻译： 在半导体层（12）的面（10）处形成电可编程只读存储单元。 该单元包括通过栅极区域（40）彼此间隔开的掺杂漏极区域（36）和掺杂源极区域（38）。 ONO存储器堆叠（28）形成为在与漏极区域（36）相邻的栅极区域（40）的一部分上延伸。 存储器堆叠（28）与源极区域（38）基本间隔开。 选择栅极绝缘体层（30）形成在栅极区域（40）的其余部分上，并且优选地具有与存储器堆叠（28）相同的厚度。 然后将合适的栅极导体（32）沉积在绝缘体层（26,30）上。 通过与源极区域（38）基本间隔开，本发明的存储器堆叠（28）避免了ONO孔阱的形成。

公开(公告)号：US5057886A

公开(公告)日：1991-10-15

申请号：US288542

申请日：1988-12-21

申请人： Bert R. Riemenschneider ,  Howard L. Tigelaar

发明人： Bert R. Riemenschneider ,  Howard L. Tigelaar

IPC分类号： H01L29/788

CPC分类号： H01L29/7883 ,  H01L29/7885

摘要： A non-volatile memory is provided which provides a floating gate (42) disposed over control gate (38) in order to increase the coupling therebetween. The degree of coupling may be varied by adjusting the area of the floating gate formed over the control gate relative to the area of the floating gate over the substrate.

摘要翻译： 提供了一种非易失性存储器，其提供设置在控制栅极（38）上方的浮动栅极（42），以便增加它们之间的耦合。 可以通过调节在控制栅极上形成的浮栅的面积相对于衬底上浮动栅极的面积来改变耦合度。

公开(公告)号：US4839705A

公开(公告)日：1989-06-13

申请号：US133709

申请日：1987-12-16

申请人： Howard L. Tigelaar ,  Allan T. Mitchell ,  Bert R. Riemenschneider ,  James L. Paterson

发明人： Howard L. Tigelaar ,  Allan T. Mitchell ,  Bert R. Riemenschneider ,  James L. Paterson

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L27/115 ,  H01L29/788

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/7881

摘要： An X-cell EEPROM array includes a plurality of common source regions (50) that each border on four gate regions (46), both formed at a face of a semiconductor substrate (10). Each gate region (46) further adjoins a common drain region (52). Each drain region (52) is a common drain for two EEPROM select and memory transistors. A common erase region (54) is implanted into the semiconductor layer (10) in a position remote from the source regions (50) and the drain regions (52). Four floating gate electrodes (40) extend over tunnel windows (22) that are formed on the semiconductor layer (10) in positions adjacent a single erase region (54). An integral contact (64) is made through multilevel oxide (56, 58) from a metal erase line (70) to each erase region (54).

摘要翻译： X单元EEPROM阵列包括在半导体衬底（10）的表面上形成的多个公共源极区域（50），每个共同源极区域（50）在四个栅极区域（46）上边界。 每个栅极区域（46）还与公共漏极区域（52）相邻。 每个漏极区域（52）是两个EEPROM选择和存储晶体管的公共漏极。 在远离源极区域（50）和漏极区域（52）的位置，将公共擦除区域（54）注入到半导体层（10）中。 四个浮栅电极（40）在与单个擦除区域（54）相邻的位置上形成在半导体层（10）上的隧道窗（22）上延伸。 通过从金属擦除线（70）到每个擦除区域（54）的多层氧化物（56,58）制成整体触点（64）。

公开(公告)号：US4812885A

公开(公告)日：1989-03-14

申请号：US81424

申请日：1987-08-04

申请人： Bert R. Riemenschneider

发明人： Bert R. Riemenschneider

IPC分类号： H01L29/788 ,  H01L29/92 ,  H01L29/78

CPC分类号： H01L28/40 ,  H01L29/7885 ,  Y10S257/90

摘要： An upstanding sidewall conductor (38) is formed in a via (30) that is made in a thick oxide layer (28) to expose a polysilicon gate electrode (22). A thin insulator layer (42) is deposited over the sidewall conductor layer (38) and a central region (32) of the polysilicon electrode (22). A second conductive layer (44) is deposited in the via (30) so as to be in registry with the upstanding sidewall conductor (38) and the central region (32) of the polysilicon electrode (22). In this way, the capacitive coupling between electrode (22) and electrode (44) is enhanced.

摘要翻译： 直立的侧壁导体（38）形成在通孔（30）中，所述通孔（30）由厚氧化物层（28）制成以暴露多晶硅栅电极（22）。 薄壁绝缘体层（42）沉积在侧壁导体层（38）和多晶硅电极（22）的中心区域（32）之上。 第二导电层（44）沉积在通路（30）中，以便与直立侧壁导体（38）和多晶硅电极（22）的中心区域（32）对准。 以这种方式，电极（22）和电极（44）之间的电容耦合被增强。

公开(公告)号：US4827323A

公开(公告)日：1989-05-02

申请号：US195346

申请日：1988-05-12

申请人： Howard L. Tigelaar ,  Bert R. Riemenschneider

发明人： Howard L. Tigelaar ,  Bert R. Riemenschneider

IPC分类号： H01L21/02 ,  H01L21/8229 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/94 ,  H01L29/78 ,  H01G4/06 ,  H01L23/48 ,  H01L27/02

CPC分类号： H01L27/1085 ,  H01L21/8229 ,  H01L27/10805 ,  H01L28/40 ,  H01L29/945

摘要： The present invention provides a structure and method for fabricating that structure which provides increased capacitance over the prior art while occupying a minimum of surface area of the integrated circuit. The present invention accomplishes this by interleaving multiple capacitor plates to provide increased capacitance while occupying the same surface area as a prior art capacitor providing a fraction of the capacitance provided by the present invention. The present invention is fabricated by providing a capacitor stack which includes interleaved plates of material which may be selectively etched and which is separated by appropriate dielectric material. One portion of the stack is masked while one set of the interleave plates is etched. The etched portion of the interleave plates is filled by a suitable dielectric and a contact is made to the remaining plates. A different portion of the stack is then exposed to an etch which etches the other set of interleave plates. The area etched away is then filled with a suitable dielectric and a contact is made to the unetched interleaved plates. Thus a fully interleaved capacitor is provided using relatively simple fabrication techniques while still providing increased capacitance.

摘要翻译： 本发明提供了一种用于制造该结构的结构和方法，该结构在占用集成电路的最小表面积的同时提供了比现有技术更大的电容。 本发明通过交错多个电容器板来提供增加的电容，同时占据与现有技术的电容器相同的表面积，从而提供本发明提供的电容的一部分。 本发明通过提供一种电容器堆叠来制造，该电容器堆叠包括可被选择性蚀刻并由适当的介电材料分离的材料的交错板。 当一组交错板被蚀刻时，屏蔽该堆叠的一部分。 交错板的蚀刻部分由合适的电介质填充，并且与剩余的板接触。 然后将堆叠的不同部分暴露于蚀刻另一组交错板的蚀刻。 然后用合适的电介质填充被蚀刻的区域，并且对未蚀刻的交错板进行接触。 因此，使用相对简单的制造技术提供完全交错的电容器，同时仍然提供增加的电容。

公开(公告)号：US4685197A

公开(公告)日：1987-08-11

申请号：US781846

申请日：1986-01-07

申请人： Howard L. Tigelaar ,  Bert R. Riemenschneider

发明人： Howard L. Tigelaar ,  Bert R. Riemenschneider

IPC分类号： H01L21/02 ,  H01L21/8229 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/94 ,  H01L27/10 ,  G11C11/34 ,  H01L27/04

CPC分类号： H01L27/1085 ,  H01L21/8229 ,  H01L27/10805 ,  H01L28/40 ,  H01L29/945 ,  Y10T29/435

摘要： The present invention provides a structure and method for fabricating that structure which provides increased capacitance over the prior art while occupying a minimum of surface area of the integrated circuit. The present invention accomplishes this by interleaving multiple capacitor plates to provide increased capacitance while occupying the same surface area as a prior art capacitor providing a fraction of the capacitance provided by the present invention. The present invention is fabricated by providing a capacitor stack which includes interleaved plates of material which may be selectively etched and which is separated by appropriate dielectric material. One portion of the stack is masked while one set of the interleave plates is etched. The etched portion of the interleave plates is filled by a suitable dielectric and a contact is made to the remaining plates. A different portion of the stack is then exposed to an etch which etches the other set of interleave plates. The area etched away is then filled with a suitable dielectric and a contact is made to the unetched interleaved plates. Thus a fully interleaved capacitor is provided using relatively simple fabrication techniques while still providing increased capacitance.

摘要翻译： 本发明提供了一种用于制造该结构的结构和方法，该结构在占用集成电路的最小表面积的同时提供了比现有技术更大的电容。 本发明通过交错多个电容器板来提供增加的电容，同时占据与现有技术的电容器相同的表面积，从而提供本发明提供的电容的一部分。 本发明通过提供一种电容器堆叠来制造，该电容器堆叠包括可被选择性蚀刻并由适当的介电材料分离的材料的交错板。 当一组交错板被蚀刻时，屏蔽该堆叠的一部分。 交错板的蚀刻部分由合适的电介质填充，并且与剩余的板接触。 然后将堆叠的不同部分暴露于蚀刻另一组交错板的蚀刻。 然后用合适的电介质填充被蚀刻的区域，并且对未蚀刻的交错板进行接触。 因此，使用相对简单的制造技术提供完全交错的电容器，同时仍然提供增加的电容。