公开(公告)号：US08677163B2

公开(公告)日：2014-03-18

申请号：US13837923

申请日：2013-03-15

申请人： Don Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh R. Sha ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

发明人： Don Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh R. Sha ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

IPC分类号： G06F1/32 ,  G06F9/44

CPC分类号： G06F9/30043 ,  G06F9/30003 ,  G06F9/30101 ,  G06F9/461

摘要： Embodiments of an invention related to context state management based on processor features are disclosed. In one embodiment, a processor includes instruction logic and state management logic. The instruction logic is to receive a state management instruction having a parameter to identify a subset of the features supported by the processor. The state management logic is to perform a state management operation specified by the state management instruction.

摘要翻译： 公开了与基于处理器特征的上下文状态管理相关的发明的实施例。 在一个实施例中，处理器包括指令逻辑和状态管理逻辑。 指令逻辑是接收具有参数的状态管理指令，以识别由处理器支持的特征的子集。 状态管理逻辑是执行由状态管理指令指定的状态管理操作。

公开(公告)号：US20130219154A1

公开(公告)日：2013-08-22

申请号：US13837923

申请日：2013-03-15

申请人： Don A. Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh Shah ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

发明人： Don A. Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh Shah ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

IPC分类号： G06F9/30

CPC分类号： G06F9/30043 ,  G06F9/30003 ,  G06F9/30101 ,  G06F9/461

摘要： Embodiments of an invention related to context state management based on processor features are disclosed. In one embodiment, a processor includes instruction logic and state management logic. The instruction logic is to receive a state management instruction having a parameter to identify a subset of the features supported by the processor. The state management logic is to perform a state management operation specified by the state management instruction.

公开(公告)号：US20130042093A1

公开(公告)日：2013-02-14

申请号：US11967303

申请日：2007-12-31

申请人： Don A. Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh Shah ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

发明人： Don A. Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh Shah ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

IPC分类号： G06F9/312

CPC分类号： G06F9/30043 ,  G06F9/30003 ,  G06F9/30101 ,  G06F9/461

摘要： Embodiments of an invention related to context state management based on processor features are disclosed. In one embodiment, a processor includes instruction logic and state management logic. The instruction logic is to receive a state management instruction having a parameter to identify a subset of the features supported by the processor. The state management logic is to perform a state management operation specified by the state management instruction.

摘要翻译： 公开了与基于处理器特征的上下文状态管理相关的发明的实施例。 在一个实施例中，处理器包括指令逻辑和状态管理逻辑。 指令逻辑是接收具有参数的状态管理指令，以识别由处理器支持的特征的子集。 状态管理逻辑是执行由状态管理指令指定的状态管理操作。

公开(公告)号：US08631261B2

公开(公告)日：2014-01-14

申请号：US11967303

申请日：2007-12-31

申请人： Don A. Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh Shah ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

发明人： Don A. Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh Shah ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

IPC分类号： G06F1/32 ,  G06F9/44

CPC分类号： G06F9/30043 ,  G06F9/30003 ,  G06F9/30101 ,  G06F9/461

摘要： Embodiments of an invention related to context state management based on processor features are disclosed. In one embodiment, a processor includes instruction logic and state management logic. The instruction logic is to receive a state management instruction having a parameter to identify a subset of the features supported by the processor. The state management logic is to perform a state management operation specified by the state management instruction.

公开(公告)号：US20110078389A1

公开(公告)日：2011-03-31

申请号：US12571269

申请日：2009-09-30

申请人： Baiju V. Patel ,  Rajeev Gopalakrishna ,  Andrew F. Glew ,  Robert J. Kushlis ,  Don Alan Van Dyke ,  Joseph Frank Cihula ,  Asit K. Mallick ,  James B. Crossland ,  Gilbert Neiger ,  Scott Dion Rodgers ,  Martin Guy Dixon ,  Mark Jay Charney ,  Jocob Gottlieb

发明人： Baiju V. Patel ,  Rajeev Gopalakrishna ,  Andrew F. Glew ,  Robert J. Kushlis ,  Don Alan Van Dyke ,  Joseph Frank Cihula ,  Asit K. Mallick ,  James B. Crossland ,  Gilbert Neiger ,  Scott Dion Rodgers ,  Martin Guy Dixon ,  Mark Jay Charney ,  Jocob Gottlieb

IPC分类号： G06F9/30 ,  G06F12/02 ,  G06F9/302

CPC分类号： G06F9/3013 ,  G06F9/30105 ,  G06F9/30112 ,  G06F9/32 ,  G06F9/342 ,  G06F9/35 ,  G06F12/1441

摘要： A set of default registers of a processor are expanded into metadata registers on the processor of a computer system. The default registers having stored thereon data, while metadata which is related to the data is stored separately on the metadata registers.

摘要翻译： 一组处理器的默认寄存器被扩展到计算机系统的处理器上的元数据寄存器。 存储有数据的默认寄存器，而与数据相关的元数据分别存储在元数据寄存器上。

公开(公告)号：US08635415B2

公开(公告)日：2014-01-21

申请号：US12571269

申请日：2009-09-30

申请人： Baiju V. Patel ,  Rajeev Gopalakrishna ,  Andrew F. Glew ,  Robert J. Kushlis ,  Don Alan Van Dyke ,  Joseph Frank Cihula ,  Asit K. Mallick ,  James B. Crossland ,  Gilbert Neiger ,  Scott Dion Rodgers ,  Martin Guy Dixon ,  Mark Jay Charney ,  Jacob (Koby) Gottlieb

发明人： Baiju V. Patel ,  Rajeev Gopalakrishna ,  Andrew F. Glew ,  Robert J. Kushlis ,  Don Alan Van Dyke ,  Joseph Frank Cihula ,  Asit K. Mallick ,  James B. Crossland ,  Gilbert Neiger ,  Scott Dion Rodgers ,  Martin Guy Dixon ,  Mark Jay Charney ,  Jacob (Koby) Gottlieb

IPC分类号： G06F12/02 ,  G06F9/302

CPC分类号： G06F9/3013 ,  G06F9/30105 ,  G06F9/30112 ,  G06F9/32 ,  G06F9/342 ,  G06F9/35 ,  G06F12/1441

摘要： A set of default registers of a processor are expanded into metadata registers on the processor of a computer system. The default registers having stored thereon data, while metadata which is related to the data is stored separately on the metadata registers.

摘要翻译： 一组处理器的默认寄存器被扩展到计算机系统的处理器上的元数据寄存器。 存储有数据的默认寄存器，而与数据相关的元数据分别存储在元数据寄存器上。

公开(公告)号：US20120166767A1

公开(公告)日：2012-06-28

申请号：US12976981

申请日：2010-12-22

申请人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

发明人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

IPC分类号： G06F9/312

CPC分类号： G06F9/30032 ,  G06F9/30101 ,  G06F9/342

摘要： Embodiments of systems, apparatuses, and methods for performing privilege agnostic segment base register read or write instruction are described. An exemplary method may include fetching the privilege agnostic segment base register write instruction, wherein the privilege agnostic write instruction includes a 64-bit data source operand, decoding the fetched privilege agnostic segment base register write instruction, and executing the decoded privilege agnostic segment base register write instruction to write the 64-bit data of the source operand into the segment base register identified by the opcode of the privilege agnostic segment base register write instruction.

摘要翻译： 描述用于执行特权不可知段段基址寄存器读或写指令的系统，装置和方法的实施例。 一种示例性方法可以包括获取特权不可知段基址寄存器写指令，其中特权不可知写指令包括64位数据源操作数，对获取的特权不可知段基址寄存器写指令进行解码，以及执行解码的特权不可知段基址寄存器 写指令将源操作数的64位数据写入由特权不可知段基址寄存器写指令的操作码标识的段基寄存器中。

公开(公告)号：US08938606B2

公开(公告)日：2015-01-20

申请号：US12976981

申请日：2010-12-22

申请人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

发明人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

IPC分类号： G06F9/30 ,  G06F9/34

CPC分类号： G06F9/30032 ,  G06F9/30101 ,  G06F9/342

摘要： Embodiments of systems, apparatuses, and methods for performing privilege agnostic segment base register read or write instruction are described. An exemplary method may include fetching the privilege agnostic segment base register write instruction, wherein the privilege agnostic write instruction includes a 64-bit data source operand, decoding the fetched privilege agnostic segment base register write instruction, and executing the decoded privilege agnostic segment base register write instruction to write the 64-bit data of the source operand into the segment base register identified by the opcode of the privilege agnostic segment base register write instruction.

摘要翻译： 描述用于执行特权不可知段段基址寄存器读或写指令的系统，装置和方法的实施例。 一种示例性方法可以包括获取特权不可知段基址寄存器写指令，其中特权不可知写指令包括64位数据源操作数，对获取的特权不可知段基址寄存器写指令进行解码，以及执行解码的特权不可知段基址寄存器 写指令将源操作数的64位数据写入由特权不可知段基址寄存器写指令的操作码标识的段基寄存器中。

公开(公告)号：US09430384B2

公开(公告)日：2016-08-30

申请号：US13854107

申请日：2013-03-31

申请人： Carlos V Rozas ,  Ilya Alexandrovich ,  Ittai Anati ,  Alex Berenzon ,  Michael A Goldsmith ,  Barry E Huntley ,  Anton Ivanov ,  Simon P Johnson ,  Rebekah M. Leslie-Hurd ,  Francis X. McKeen ,  Gilbert Neiger ,  Rinat Rappoport ,  Scott Dion Rodgers ,  Uday R. Savagaonkar ,  Vincent R. Scarlata ,  Vedvyas Shanbhogue ,  Wesley H Smith ,  William Colin Wood

发明人： Carlos V Rozas ,  Ilya Alexandrovich ,  Ittai Anati ,  Alex Berenzon ,  Michael A Goldsmith ,  Barry E Huntley ,  Anton Ivanov ,  Simon P Johnson ,  Rebekah M. Leslie-Hurd ,  Francis X. McKeen ,  Gilbert Neiger ,  Rinat Rappoport ,  Scott Dion Rodgers ,  Uday R. Savagaonkar ,  Vincent R. Scarlata ,  Vedvyas Shanbhogue ,  Wesley H Smith ,  William Colin Wood

IPC分类号： G06F12/08 ,  G06F12/10

CPC分类号： G06F12/0875 ,  G06F12/0808 ,  G06F12/1027 ,  G06F2212/1016 ,  G06F2212/402

摘要： Instructions and logic provide advanced paging capabilities for secure enclave page caches. Embodiments include multiple hardware threads or processing cores, a cache to store secure data for a shared page address allocated to a secure enclave accessible by the hardware threads. A decode stage decodes a first instruction specifying said shared page address as an operand, and execution units mark an entry corresponding to an enclave page cache mapping for the shared page address to block creation of a new translation for either of said first or second hardware threads to access the shared page. A second instruction is decoded for execution, the second instruction specifying said secure enclave as an operand, and execution units record hardware threads currently accessing secure data in the enclave page cache corresponding to the secure enclave, and decrement the recorded number of hardware threads when any of the hardware threads exits the secure enclave.

摘要翻译： 说明和逻辑为安全的飞地页面缓存提供了高级分页功能。 实施例包括多个硬件线程或处理核心，用于存储分配给由硬件线程可访问的安全空间的共享页面地址的安全数据的高速缓存。 解码级将指定所述共享页地址的第一指令解码为操作数，并且执行单元标记对应于共享页地址的飞地页高速缓存映射的条目，以阻止所述第一或第二硬件线程中的任一个的新转换的创建 访问共享页面。 第二指令被解码以执行，第二指令指定所述安全飞地作为操作数，并且执行单元记录当前访问与安全飞地相对应的飞地页面缓存中的安全数据的硬件线程，并且当任何 的硬件线程退出安全飞地。

公开(公告)号：US20150089173A1

公开(公告)日：2015-03-26

申请号：US14034813

申请日：2013-09-24

申请人： Siddhartha Chhabra ,  Uday R. Savagaonkar ,  Michael A. Goldsmith ,  Simon P. Johnson ,  Rebekah M. Leslie-Hurd ,  Francis X. McKeen ,  Gilbert Neiger ,  Raghunandan Makaram ,  Carlos V. Rozas ,  Amy L. Santoni ,  Vincent R. Scarlata ,  Vedvyas Shanbhogue ,  Wesley H. Smith ,  Ittai Anati ,  Ilya Alexandrovich

发明人： Siddhartha Chhabra ,  Uday R. Savagaonkar ,  Michael A. Goldsmith ,  Simon P. Johnson ,  Rebekah M. Leslie-Hurd ,  Francis X. McKeen ,  Gilbert Neiger ,  Raghunandan Makaram ,  Carlos V. Rozas ,  Amy L. Santoni ,  Vincent R. Scarlata ,  Vedvyas Shanbhogue ,  Wesley H. Smith ,  Ittai Anati ,  Ilya Alexandrovich

IPC分类号： G06F12/14 ,  G06F12/08

CPC分类号： G06F12/1408 ,  G06F9/45558 ,  G06F12/0808 ,  G06F12/0897 ,  G06F12/1027 ,  G06F2009/45587 ,  G06F2212/1032 ,  G06F2212/1048 ,  G06F2212/152

摘要： Secure memory repartitioning technologies are described. A processor includes a processor core and a memory controller coupled between the processor core and main memory. The main memory includes a memory range including a section of convertible pages are convertible to secure pages or non-secure pages. The processor core, in response to a page conversion instruction, is to determine from the instruction a convertible page in the memory range to be converted and convert the convertible page to be at least one of a secure page or a non-secure page. The memory range may also include a hardware reserved section are convertible in response to a section conversion instruction.

摘要翻译： 描述了安全的内存重新分区技术。 处理器包括耦合在处理器核心和主存储器之间的处理器核心和存储器控制器。 主存储器包括一个内存范围，包括可转换页面的一部分可转换为安全页面或非安全页面。 响应于页面转换指令的处理器核心是从指令中确定要转换的存储器范围内的可转换页面，并将可转换页面转换为安全页面或非安全页面中的至少一个页面。 存储器范围还可以包括可响应于段转换指令而转换的硬件保留部分。