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    SORTING MOVABLE MEMORY HIERARCHIES IN A COMPUTER SYSTEM
    2.
    发明申请
    SORTING MOVABLE MEMORY HIERARCHIES IN A COMPUTER SYSTEM 有权
    在计算机系统中分配可移动存储器分层

    公开(公告)号：US20110238879A1

    公开(公告)日：2011-09-29

    申请号：US12731320

    申请日：2010-03-25

    申请人： Gerald K. Bartley ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    发明人： Gerald K. Bartley ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    IPC分类号： G06F13/16

    CPC分类号： G06F13/1668 ,  G06F13/161 ,  Y02D10/14

    摘要： Method and apparatus for optimally placing memory devices within a computer system. A memory controller may include circuitry configured to retrieve or one or more performance metrics a plurality of memory devices connected thereto. Based on the performance metrics and one or more predefined rules for placing memory devices, the circuitry may determine an optimal placement of the memory devices in the system.

    摘要翻译： 用于最佳地将存储器件放置在计算机系统内的方法和装置。 存储器控制器可以包括被配置为检索连接到其上的多个存储器件的一个或多个性能度量的电路。 基于性能度量和用于放置存储器设备的一个或多个预定义规则，电路可以确定系统中存储器件的最佳布局。

    Electrically programmable fuse structures with terminal portions residing at different heights, and methods of fabrication thereof
    4.
    发明授权
    Electrically programmable fuse structures with terminal portions residing at different heights, and methods of fabrication thereof 失效
    具有位于不同高度的端子部分的电可编程熔丝结构及其制造方法

    公开(公告)号：US07645645B2

    公开(公告)日：2010-01-12

    申请号：US11372334

    申请日：2006-03-09

    申请人： William P. Hovis ,  Louis Lu-Chen Hsu ,  Jack A. Mandelman ,  William R. Tonti ,  Chih-Chao Yang

    发明人： William P. Hovis ,  Louis Lu-Chen Hsu ,  Jack A. Mandelman ,  William R. Tonti ,  Chih-Chao Yang

    IPC分类号： H01L21/82

    CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Electrically programmable fuse structures for an integrated circuit and methods of fabrication thereof are presented, wherein the electrically programmable fuse has a first terminal portion and a second terminal portion interconnected by a fuse element. The first terminal portion and the second terminal portion reside at different heights relative to a supporting surface of the fuse structure, and the interconnecting fuse element transitions between the different heights of the first terminal portion and the second terminal portion. The first and second terminal portions are oriented parallel to the supporting surface, while the fuse element includes a portion oriented orthogonal to the supporting surface, and includes at least one right angle bend where transitioning from at least one of the first and second terminal portions to the orthogonal oriented portion of the fuse element.

    摘要翻译： 提出了用于集成电路的电可编程熔丝结构及其制造方法，其中电可编程熔丝具有由熔丝元件互连的第一端子部分和第二端子部分。 第一端子部分和第二端子部分相对于熔丝结构的支撑表面驻留在不同的高度处，并且互连熔丝元件在第一端子部分和第二端子部分的不同高度之间转变。 第一端子部分和第二端子部分平行于支撑表面定向，而熔丝元件包括垂直于支撑表面定向的部分，并且包括至少一个直角弯曲部，其从第一和第二端子部分中的至少一个过渡到 保险丝元件的正交取向部分。

    Structure and method of implementing power savings during addressing of DRAM architectures
    5.
    发明授权
    Structure and method of implementing power savings during addressing of DRAM architectures 有权
    在DRAM架构寻址期间实现节能的结构和方法

    公开(公告)号：US07492662B2

    公开(公告)日：2009-02-17

    申请号：US11688897

    申请日：2007-03-21

    申请人： Gerald K. Bartley ,  Darryl J. Becker ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    发明人： Gerald K. Bartley ,  Darryl J. Becker ,  John M. Borkenhagen ,  Philip R. Germann ,  William P. Hovis

    IPC分类号： G11C8/00

    CPC分类号： G11C8/10 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/106 ,  G11C11/4087 ,  G11C11/4093 ,  G11C11/4096

    摘要： A random access memory device includes an array of individual memory cells arranged into rows and columns, each memory cell having an access device associated therewith. Each row of the array further includes a plurality of N word lines associated therewith, with a wherein N corresponds to a number of independently accessible partitions of the array, wherein each access device in a given row is coupled to only one of the N word lines of the row. Address decoder logic in signal communication with the array is configured to receive a plurality of row address bits and determine, for a requested row identified by the row address bits, which of the N partitions within the requested row are to be accessed, such that access devices within a selected row, but not within a partition to be accessed, are not activated.

    摘要翻译： 随机存取存储器件包括排列成行和列的各个存储器单元的阵列，每个存储器单元具有与其相关联的访问器件。 阵列的每行还包括与其相关联的多个N字线，其中N对应于阵列的独立可访问分区的数量，其中给定行中的每个访问设备仅耦合到N个字线中的一个 的行。 与阵列进行信号通信的地址解码器逻辑被配置为接收多个行地址位，并且对于由行地址位标识的所请求行，确定要请求行中的N个分区中的哪一个被访问， 未被激活的选定行内的设备，但不在要访问的分区内。

    Training a memory controller and a memory device using multiple read and write operations
    6.
    发明授权
    Training a memory controller and a memory device using multiple read and write operations 失效
    训练使用多个读写操作的存储器控​​制器和存储器件

    公开(公告)号：US08681571B2

    公开(公告)日：2014-03-25

    申请号：US12815844

    申请日：2010-06-15

    申请人： Benjamin A. Fox ,  William P. Hovis ,  Thomas W. Liang ,  Paul W. Rudrud

    发明人： Benjamin A. Fox ,  William P. Hovis ,  Thomas W. Liang ,  Paul W. Rudrud

    IPC分类号： G11C7/00

    CPC分类号： H03K19/017545 ,  G06F13/1694 ,  G06F13/4072 ,  G11C7/1057 ,  G11C7/1084 ,  G11C29/022 ,  G11C29/025 ,  G11C29/028

    摘要： Systems and methods to set a voltage value associated with a communication bus that includes memory controller coupled to a memory device are disclosed. A particular method may include performing a first calibration operation associated with first data written from a memory controller to a memory device. A second calibration operation may be associated with second data read at the memory controller from the memory device. The operating parameter may be set based on a result of at least one of the first and the second calibration operations at the memory device or the memory controller.

    摘要翻译： 公开了设置与包括耦合到存储器件的存储器控​​制器的通信总线相关联的电压值的系统和方法。 特定方法可以包括执行与从存储器控制器写入存储器件的第一数据相关联的第一校准操作。 第二校准操作可以与存储器设备在存储器控制器处读取的第二数据相关联。 可以基于存储器装置或存储器控制器中的第一和第二校准操作中的至少一个的结果来设置操作参数。

    Setting a reference voltage in a memory controller trained to a memory device
    7.
    发明授权
    Setting a reference voltage in a memory controller trained to a memory device 有权
    将存储器控制器中的参考电压设置为训练到存储器件

    公开(公告)号：US08289784B2

    公开(公告)日：2012-10-16

    申请号：US12815739

    申请日：2010-06-15

    申请人： Benjamin A. Fox ,  William P. Hovis ,  Thomas W. Liang ,  Paul W. Rudrud

    发明人： Benjamin A. Fox ,  William P. Hovis ,  Thomas W. Liang ,  Paul W. Rudrud

    IPC分类号： G11C7/00

    CPC分类号： G11C29/02 ,  G06F1/3296 ,  G11C29/022 ,  G11C29/025 ,  G11C29/028 ,  G11C29/50008 ,  Y02D10/172

    摘要： Systems and methods to set a voltage value associated with a memory controller coupled to a memory device are disclosed. A particular method includes comparing test data of a test path to functional data of a functional path. The functional data may be generated based on device data received at a memory controller from a memory device. The test data may be affected by a voltage value applied to a resistor arrangement in electronic communication with the test path. The voltage value may be applied to the resistor arrangement based on the comparison.

    摘要翻译： 公开了设置与耦合到存储器件的存储器控​​制器相关联的电压值的系统和方法。 一种特定的方法包括将测试路径的测试数据与功能路径的功能数据进行比较。 功能数据可以基于从存储器设备在存储器控制器处接收的设备数据来生成。 测试数据可能受到施加到与测试路径电子通信的电阻器布置的电压值的影响。 基于比较可以将电压值施加到电阻装置。

    Spider web interconnect topology utilizing multiple port connection
    9.
    发明授权
    Spider web interconnect topology utilizing multiple port connection 有权
    蜘蛛网互联拓扑利用多端口连接

    公开(公告)号：US07650455B2

    公开(公告)日：2010-01-19

    申请号：US11829250

    申请日：2007-07-27

    申请人： Gerald K. Bartley ,  Darryl J. Becker ,  John M. Borkenhagen ,  Paul E. Dahlen ,  Philip R. Germann ,  William P. Hovis ,  Mark O. Maxson

    发明人： Gerald K. Bartley ,  Darryl J. Becker ,  John M. Borkenhagen ,  Paul E. Dahlen ,  Philip R. Germann ,  William P. Hovis ,  Mark O. Maxson

    IPC分类号： G06F13/00

    CPC分类号： G06F13/1684

    摘要： A data communications apparatus includes a central device and a plurality of communication devices. The central device includes a plurality of central port pairs, in which each central port pair includes an input port and an output port. The plurality of communication devices is arranged in a spoke and ring configuration, in which each communication device is part of a communication spoke. Each communication spoke is in communication with a different central port pair. Each communication device is also a part of a communication ring, so that each communication device in a selected communication ring belongs to a different communication spoke.

    摘要翻译： 数据通信装置包括中央装置和多个通信装置。 中央设备包括多个中心端口对，其中每个中心端口对包括输入端口和输出端口。 多个通信设备被布置成辐条和环配置，其中每个通信设备是通信辐条的一部分。 每个通话都与不同的中心端口对通信。 每个通信设备也是通信环的一部分，使得所选通信环中的每个通信设备属于不同的通信语音。