公开(公告)号：US08612676B2

公开(公告)日：2013-12-17

申请号：US12976545

申请日：2010-12-22

申请人： Eric J. Dahlen ,  Glenn J. Hinton ,  Raj K. Ramanujan

发明人： Eric J. Dahlen ,  Glenn J. Hinton ,  Raj K. Ramanujan

IPC分类号： G06F12/00

CPC分类号： G06F3/0611 ,  G06F3/0647 ,  G06F3/0685 ,  G06F11/0766 ,  G06F12/0246 ,  G06F12/0638 ,  G06F12/0868 ,  G06F12/0893 ,  G06F2212/1024 ,  G06F2212/313 ,  G06F2212/7203 ,  G06F2212/7208 ,  G06F2212/7209 ,  G06F2212/7211 ,  G11C14/009

摘要： Embodiments of the invention describe a system main memory comprising two levels of memory that include cached subsets of system disk level storage. This main memory includes “near memory” comprising memory made of volatile memory, and “far memory” comprising volatile or nonvolatile memory storage that is larger and slower than the near memory.The far memory is presented as “main memory” to the host OS while the near memory is a cache for the far memory that is transparent to the OS, thus appearing to the OS the same as prior art main memory solutions. The management of the two-level memory may be done by a combination of logic and modules executed via the host CPU. Near memory may be coupled to the host system CPU via high bandwidth, low latency means for efficient processing. Far memory may be coupled to the CPU via low bandwidth, high latency means.

摘要翻译： 本发明的实施例描述了包括两级存储器的系统主存储器，其包括系统盘级存储器的缓存子集。 该主存储器包括包括由易失性存储器构成的存储器的“近存储器”，以及包括比近存储器更大和更慢的易失性或非易失性存储器存储器的“远存储器”。 远端存储器被呈现为主机OS的“主存储器”，而近端存储器是对于对OS是透明的远存储器的高速缓存，因此与OS显示与现有技术主存储器解决方案相同的高速缓存。 两级存储器的管理可以通过经由主机CPU执行的逻辑和模块的组合来完成。 靠近存储器可以通过高带宽，低延迟的方式耦合到主机系统CPU，用于有效处理。 远存储器可以经由低带宽，高延迟装置耦合到CPU。

公开(公告)号：US20120166891A1

公开(公告)日：2012-06-28

申请号：US12976545

申请日：2010-12-22

申请人： Eric J. Dahlen ,  Glenn J. Hinton ,  Raj K. Ramanujan

发明人： Eric J. Dahlen ,  Glenn J. Hinton ,  Raj K. Ramanujan

IPC分类号： G06F11/16 ,  G06F12/00

CPC分类号： G06F3/0611 ,  G06F3/0647 ,  G06F3/0685 ,  G06F11/0766 ,  G06F12/0246 ,  G06F12/0638 ,  G06F12/0868 ,  G06F12/0893 ,  G06F2212/1024 ,  G06F2212/313 ,  G06F2212/7203 ,  G06F2212/7208 ,  G06F2212/7209 ,  G06F2212/7211 ,  G11C14/009

摘要： Embodiments of the invention describe a system main memory comprising two levels of memory that include cached subsets of system disk level storage. This main memory includes “near memory” comprising memory made of volatile memory, and “far memory” comprising volatile or nonvolatile memory storage that is larger and slower than the near memory.The far memory is presented as “main memory” to the host OS while the near memory is a cache for the far memory that is transparent to the OS, thus appearing to the OS the same as prior art main memory solutions. The management of the two-level memory may be done by a combination of logic and modules executed via the host CPU. Near memory may be coupled to the host system CPU via high bandwidth, low latency means for efficient processing. Far memory may be coupled to the CPU via low bandwidth, high latency means.

摘要翻译： 本发明的实施例描述了包括两级存储器的系统主存储器，其包括系统盘级存储器的缓存子集。 该主存储器包括包括由易失性存储器构成的存储器的“近存储器”，以及包括比近存储器更大和更慢的易失性或非易失性存储器存储器的“远存储器”。 远端存储器被呈现为主机OS的“主存储器”，而近端存储器是对于对OS是透明的远存储器的高速缓存，因此与OS显示与现有技术主存储器解决方案相同的高速缓存。 两级存储器的管理可以通过经由主机CPU执行的逻辑和模块的组合来完成。 靠近存储器可以通过高带宽，低延迟的方式耦合到主机系统CPU，用于有效处理。 远存储器可以经由低带宽，高延迟装置耦合到CPU。

公开(公告)号：US06449669B1

公开(公告)日：2002-09-10

申请号：US09385977

申请日：1999-08-30

申请人： Eric J. Dahlen ,  Leonard W. Cross

发明人： Eric J. Dahlen ,  Leonard W. Cross

IPC分类号： G06F1314

CPC分类号： G06F1/26

摘要： According to the invention, systems, apparatus and methods are disclosed for providing bimodal voltage references for use in differential signaling between components or devices. In an embodiment, a switchable power supply is used to produce at least one of two or more supply voltages based on the value of a selection signal received by the switchable power supply. This selection signal is also used by at least one of the elements to switch between a reference voltage produced by another device and a reference voltage derived from the supply voltage. In certain embodiments, the reference voltage derived from the power supply and the selection via a multiplexing circuit is contained within one of the devices (e.g., a chip), which provides certain design and cost advantages.

摘要翻译： 根据本发明，公开了用于提供用于组件或设备之间的差分信令的双峰电压参考的系统，装置和方法。 在一个实施例中，可切换电源用于基于由可切换电源接收的选择信号的值来产生两个或更多个电源电压中的至少一个。 该选择信号还被至少一个元件用于在另一器件产生的参考电压与从电源电压导出的参考电压之间切换。 在某些实施例中，从电源得到的参考电压和通过复用电路的选择被包含在提供某种设计和成本优点的设备（例如，芯片）之一内。

公开(公告)号：US20140189212A1

公开(公告)日：2014-07-03

申请号：US13976262

申请日：2011-09-30

申请人： Thomas M. Slaight ,  Sivakumar Radhakrishnan ,  Mark Schmisseur ,  Pankaj Kumar ,  Saptarshi Mondal ,  Sin S. Tan ,  David C. Lee ,  Marc T. Jones ,  Geetani R. Edirisooriya ,  Bradley A. Burres ,  Brian M. Leitner ,  Kenneth C. Haren ,  Michael T. Klinglesmith ,  Matthew R. Wilcox ,  Eric J. Dahlen

发明人： Thomas M. Slaight ,  Sivakumar Radhakrishnan ,  Mark Schmisseur ,  Pankaj Kumar ,  Saptarshi Mondal ,  Sin S. Tan ,  David C. Lee ,  Marc T. Jones ,  Geetani R. Edirisooriya ,  Bradley A. Burres ,  Brian M. Leitner ,  Kenneth C. Haren ,  Michael T. Klinglesmith ,  Matthew R. Wilcox ,  Eric J. Dahlen

IPC分类号： G06F3/06 ,  G06F11/10 ,  G06F13/28

CPC分类号： G06F13/28 ,  G06F3/061 ,  G06F3/0613 ,  G06F3/0619 ,  G06F3/0626 ,  G06F3/064 ,  G06F3/0646 ,  G06F3/065 ,  G06F3/0659 ,  G06F3/0688 ,  G06F3/0689 ,  G06F11/1068 ,  G06F12/0866 ,  G06F13/102 ,  G06F13/1668 ,  G06F13/4068 ,  G06F13/4282 ,  G06F2212/262 ,  G06F2213/0026 ,  G06F2213/0032

摘要： In accordance with embodiments disclosed herein, there are provided methods, systems, mechanisms, techniques, and apparatuses for presentation of direct accessed storage under a logical drive model; for implementing a distributed architecture for cooperative NVM Data protection; data mirroring for consistent SSD latency; for boosting a controller's performance and RAS with DIF support via concurrent RAID processing; for implementing arbitration and resource schemes of a doorbell mechanism, including doorbell arbitration for fairness and prevention of attack congestion; and for implementing multiple interrupt generation using a messaging unit and NTB in a controller through use of an interrupt coalescing scheme.

摘要翻译： 根据本文公开的实施例，提供了用于在逻辑驱动器模型下呈现直接访问存储的方法，系统，机制，技术和装置; 实现用于协作NVM数据保护的分布式架构; 数据镜像，以保持一致的SSD延迟; 通过并发RAID处理来提升控制器的性能和支持DIF的RAS; 执行门铃机制的仲裁和资源计划，包括门铃仲裁以公平和防止冲突拥堵; 并且通过使用中断合并方案在控制器中实现使用消息传送单元和NTB的多个中断生成。

公开(公告)号：US06832274B2

公开(公告)日：2004-12-14

申请号：US10452964

申请日：2003-06-02

申请人： Eric J. Dahlen ,  Hidetaka Oki

发明人： Eric J. Dahlen ,  Hidetaka Oki

IPC分类号： G06F300

CPC分类号： G06F5/065 ,  G06F9/466 ,  G06F9/546

摘要： Method and apparatus are described that translate addresses of transactions. A first interface may receive a first address portion of a first transaction and a first address portion of a second transaction. The first address portion may be translated to a second address portion prior to receiving all portions of the first transaction. The first address portion of the second transaction may be translated to a second address portion prior to receiving all portions of the first transaction.

摘要翻译： 描述了翻译交易地址的方法和装置。 第一接口可以接收第一事务的第一地址部分和第二事务的第一地址部分。 第一地址部分可以在接收第一事务的所有部分之前被转换为第二地址部分。 第二事务的第一地址部分可以在接收到第一事务的所有部分之前被转换为第二地址部分。

公开(公告)号：US20120047309A1

公开(公告)日：2012-02-23

申请号：US12806643

申请日：2010-08-18

申请人： Mahesh Natu ,  Eric J. Dahlen

发明人： Mahesh Natu ,  Eric J. Dahlen

IPC分类号： G06F13/36

CPC分类号： G06F21/85 ,  G06F13/4027 ,  G06F2221/2141 ,  H04L63/101 ,  H04L63/104 ,  H04L63/20

摘要： A solution is presented to securing endpoints without the need for a separate bus or communication path. The solution allows for controlling access to endpoints by utilizing a management protocol by overlapping with existing interconnect communication paths in a packet format and utilizing a PCI address BDF (Bus number, Device number, and Function number) for verification.

摘要翻译： 提供了解决方案来保护端点，而不需要单独的总线或通信路径。 该解决方案允许通过利用管理协议控制对端点的访问，通过与分组格式的现有互连通信路径重叠并利用PCI地址BDF（总线号码，设备号码和功能号码）进行验证。

公开(公告)号：US07130229B2

公开(公告)日：2006-10-31

申请号：US10290889

申请日：2002-11-08

申请人： Eric J. Dahlen ,  Warren R. Morrow ,  Peter D. Vogt

发明人： Eric J. Dahlen ,  Warren R. Morrow ,  Peter D. Vogt

IPC分类号： G11C29/00

CPC分类号： G06F11/2061 ,  G06F11/2087 ,  G06F12/0607 ,  G06F13/1684 ,  G11C7/1042

摘要： In some embodiments, a system includes a first memory assembly coupled to a first channel and a second memory assembly coupled to a second channel. The system includes a memory controller to write first and second primary data sections to the first and second memory assemblies, respectively, and write first and second redundant data sections to the second and first memory assemblies, respectively, wherein the first and second redundant data sections are redundant with respect to the first and second primary data sections, respectively. Other embodiments are described and claimed.

摘要翻译： 在一些实施例中，系统包括耦合到第一通道的第一存储器组件和耦合到第二通道的第二存储器组件。 该系统包括分别将第一和第二主要数据部分写入第一和第二存储器组件的存储器控​​制器，并分别将第一和第二冗余数据部分写入第二和第一存储器组件，其中第一和第二冗余数据部分 分别相对于第一和第二主数据段是冗余的。 描述和要求保护其他实施例。

公开(公告)号：US06567883B1

公开(公告)日：2003-05-20

申请号：US09384388

申请日：1999-08-27

申请人： Eric J. Dahlen ,  Susan S. Meredith

发明人： Eric J. Dahlen ,  Susan S. Meredith

IPC分类号： G06F1342

CPC分类号： G06F13/385

摘要： An adaptive arrangement including a command translation/ordering unit arranged to recognize and convert a first predetermined command unrecognizable/unsupported by an external recipient into a second predetermined command recognizable/supported by the external recipient. Such arrangement is further arranged to control a predetermined ordering of the converted second predetermined command with respect to other commands. The command translation/ordering unit may be arranged to control ordering such that all commands handled prior to the first predetermined command are completed prior to completion of the converted second predetermined command. Further, the command translation/ordering unit may be arranged to control ordering such that all commands handled after the first predetermined command are completed after completion of the converted second predetermined command. There may be arranged a completion monitoring unit arranged to monitor for completion of the converted second predetermined command by the external recipient as an indication that an operation with respect to the first predetermined command has been completed. The second predetermined command may be a read-type command, where the completion monitoring unit is arranged to monitor for return of data from the external recipient responsive to the read-type command, as an indication that an operation with respect to the first predetermined command has been completed. The first predetermined command may be a FLUSH command for forcing existing commands to be sent to external recipients for completion. The command translation/ordering unit may be part of a first integrated circuit (IC), where the command translation/ordering unit converts the first predetermined command into a second predetermined command recognizable/supported by a second IC as the external recipient.

摘要翻译： 一种自适应布置，包括命令翻译/排序单元，其被配置为识别并将不能被外部接收者支持的第一预定命令转换成由外部接收者可识别/支持的第二预定命令。 这种布置还被布置成控制相对于其他命令的转换的第二预定命令的预定顺序。 命令翻译/排序单元可以被布置为控制排序，使得在完成转换的第二预定命令之前完成在第一预定命令之前处理的所有命令。 此外，命令翻译/排序单元可以被布置为控制排序，使得在完成转换的第二预定命令之后完成在第一预定命令之后处理的所有命令。 可以设置完成监视单元，其被设置为监视由外部接收者完成转换的第二预定命令作为关于第一预定命令的操作已经完成的指示。 第二预定命令可以是读取型命令，其中完成监视单元布置成响应于读取型命令监视来自外部接收者的数据的返回，作为关于第一预定命令的操作的指示 已经完成。 第一预定命令可以是用于强制将现有命令发送到外部接收者以完成的FLUSH命令。 命令转换/订购单元可以是第一集成电路（IC）的一部分，其中命令转换/排序单元将第一预定命令转换为由第二IC识别/支持的第二预定命令作为外部接收者。

公开(公告)号：US07017017B2

公开(公告)日：2006-03-21

申请号：US10290888

申请日：2002-11-08

申请人： Eric J. Dahlen ,  Warren R. Morrow ,  Peter D. Vogt

发明人： Eric J. Dahlen ,  Warren R. Morrow ,  Peter D. Vogt

IPC分类号： G06F12/00

CPC分类号： G06F11/2061 ,  G06F11/2069 ,  G06F11/2087 ,  G11C8/04

摘要： In some embodiments, a memory controller includes first and second memory channel interfaces and memory access control circuitry. The memory access control circuitry is to send first and second primary data sections to the first and second memory channel interfaces, respectively, and send first and second redundant data sections to the second and first memory channel interfaces, respectively. The first and second redundant data sections are redundant with respect to the first and second primary data sections, respectively. Other embodiments are described and claimed.

摘要翻译： 在一些实施例中，存储器控制器包括第一和第二存储器通道接口和存储器访问控制电路。 存储器访问控制电路分别将第一和第二主数据段发送到第一和第二存储器通道接口，并且分别向第二和第一存储器通道接口发送第一和第二冗余数据段。 第一和第二冗余数据部分分别相对于第一和第二主数据部分是冗余的。 描述和要求保护其他实施例。

公开(公告)号：US06601117B1

公开(公告)日：2003-07-29

申请号：US09649171

申请日：2000-08-29

申请人： Eric J. Dahlen ,  Hidetaka Oki

发明人： Eric J. Dahlen ,  Hidetaka Oki

IPC分类号： G06F300

CPC分类号： G06F5/065 ,  G06F9/466 ,  G06F9/546

摘要： Arrangements directed to arrangements for queuing/tracking of transaction portions to reduce latency are disclosed. A queue/pointer arrangement to queue first execution information portions and second execution information portions for transactions may comprise a first queue and a second queue. The first queue and the second queue may be adapted to store the first execution information portions and the second execution information portions, respectively, may have a first pointer arrangement and a second pointer arrangement, respectively, and may operate independently of one another. The first execution information portions and corresponding second execution information portions with respect to the first queue and the second queue, respectively may comprise, address portions and full-line portions for the transactions.

摘要翻译： 公开了针对排队/跟踪交易部分以减少延迟的安排。 用于对第一执行信息部分进行排队的队列/指针布置和用于事务的第二执行信息部分可以包括第一队列和第二队列。 第一队列和第二队列可以分别适于存储第一执行信息部分，而第二执行信息部分可以分别具有第一指针布置和第二指针布置，并且可以彼此独立地操作。 相对于第一队列和第二队列的第一执行信息部分和对应的第二执行信息部分别可以包括用于事务的地址部分和全行部分。