公开(公告)号：US20080065861A1

公开(公告)日：2008-03-13

申请号：US11931815

申请日：2007-10-31

申请人： Erik Altman ,  Michael Gschwind ,  David Luick ,  Daniel Prener ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman

发明人： Erik Altman ,  Michael Gschwind ,  David Luick ,  Daniel Prener ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman

IPC分类号： G06F9/30

CPC分类号： G06F9/3816 ,  G06F9/30149 ,  G06F9/30181 ,  G06F9/30185

摘要： This invention pertains to apparatus, method and a computer program stored on a computer readable medium. The computer program includes instructions for use with an instruction unit having a code page, and has computer program code for partitioning the code page into at least two sections for storing in a first section thereof a plurality of instruction words and, in association with at least one instruction word, for storing in a second section thereof an extension to each instruction word in the first section. The computer program further includes computer program code for setting a state of at least one page table entry bit for indicating, on a code page by code page basis, whether the code page is partitioned into the first and second sections for storing instruction words and their extensions, or whether the code page is comprised instead of a single section storing only instruction words.

摘要翻译： 本发明涉及存储在计算机可读介质上的装置，方法和计算机程序。 计算机程序包括与具有代码页的指令单元一起使用的指令，并且具有用于将代码页划分为至少两个部分的计算机程序代码，用于在其第一部分中存储多个指令字，并且至少与 一个指令字，用于在其第二部分中存储对第一部分中的每个指令字的扩展。 计算机程序还包括用于设置至少一个页表条目位的状态的计算机程序代码，用于通过代码页在代码页上指示代码页是否被分割成用于存储指令字的第一和第二部分，以及它们 扩展，还是包含代码页而不是仅存储指令字的单个部分。

公开(公告)号：US20050114629A1

公开(公告)日：2005-05-26

申请号：US10720585

申请日：2003-11-24

申请人： Erik Altman ,  Michael Gschwind ,  David Luick ,  Daniel Prener ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman

发明人： Erik Altman ,  Michael Gschwind ,  David Luick ,  Daniel Prener ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman

IPC分类号： G06F9/30 ,  G06F9/318 ,  G06F9/38

CPC分类号： G06F9/3816 ,  G06F9/30149 ,  G06F9/30181 ,  G06F9/30185

摘要： This invention pertains to apparatus, method and a computer program stored on a computer readable medium. The computer program includes instructions for use with an instruction unit having a code page, and has computer program code for partitioning the code page into at least two sections for storing in a first section thereof a plurality of instruction words and, in association with at least one instruction word, for storing in a second section thereof an extension to each instruction word in the first section. The computer program further includes computer program code for setting a state of at least one page table entry bit for indicating, on a code page by code page basis, whether the code page is partitioned into the first and second sections for storing instruction words and their extensions, or whether the code page is comprised instead of a single section storing only instruction words.

摘要翻译： 本发明涉及存储在计算机可读介质上的装置，方法和计算机程序。 计算机程序包括与具有代码页的指令单元一起使用的指令，并且具有用于将代码页划分为至少两个部分的计算机程序代码，用于在其第一部分中存储多个指令字，并且至少与 一个指令字，用于在其第二部分中存储对第一部分中的每个指令字的扩展。 计算机程序还包括用于设置至少一个页表条目位的状态的计算机程序代码，用于通过代码页在代码页上指示代码页是否被分割成用于存储指令字的第一和第二部分，以及它们 扩展，还是包含代码页而不是仅存储指令字的单个部分。

公开(公告)号：US20060174089A1

公开(公告)日：2006-08-03

申请号：US11047983

申请日：2005-02-01

申请人： Erik Altman ,  Michael Gschwind ,  Daniel Prener ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

发明人： Erik Altman ,  Michael Gschwind ,  Daniel Prener ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

IPC分类号： G06F15/00

CPC分类号： G06F9/30185 ,  G06F9/30072 ,  G06F9/30076 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/382 ,  G06F9/3822

摘要： A method, system, and computer program product for mixing of conventional and augmented instructions within an instruction stream, wherein control may be directly transferred, without operating system intervention, between one type of instruction to another. Extra instruction word bits are added in a manner that is designed to minimally interfere with the encoding, decoding, and instruction processing environment in a manner compatible with existing conventional fixed instruction width code. A plurality of instruction words are inserted into an instruction word oriented architecture to form an encoding group of instruction words. The instruction words in the encoding group are dispatched and executed either independently or in parallel based on a specific microprocessor implementation. The encoding group does not indicate any form of required parallelism or sequentiality. One or more indicators for the encoding group are created, wherein one indicator is used to indicate presence of the encoding group.

摘要翻译： 一种用于在指令流内混合常规和增强指令的方法，系统和计算机程序产品，其中可以在一种类型的指令与另一种指令之间直接传送控制，而无需操作系统干预。 附加指令字位以被设计为以与现有常规固定指令宽度代码兼容的方式最小程度地干扰编码，解码和指令处理环境的方式被添加。 多个指令字被插入到面向指令字的架构中以形成指令字的编码组。 基于特定的微处理器实现，编码组中的指令字被独立地或并行地调度和执行。 编码组不表示任何形式的必需的并行性或顺序性。 创建编码组的一个或多个指示符，其中一个指示符用于指示编码组的存在。

公开(公告)号：US20060155965A1

公开(公告)日：2006-07-13

申请号：US11034284

申请日：2005-01-12

申请人： Erik Altman ,  Michael Gschwind ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

发明人： Erik Altman ,  Michael Gschwind ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

IPC分类号： G06F9/30

CPC分类号： G06F9/3808 ,  G06F9/3838 ,  G06F9/3859 ,  G06F9/3873

摘要： A dynamic predictive and/or exact caching mechanism is provided in various stages of a microprocessor pipeline so that various control signals can be stored and memorized in the course of program execution. Exact control signal vector caching may be done. Whenever an issue group is formed following instruction decode, register renaming, and dependency checking, an encoded copy of the issue group information can be cached under the tag of the leading instruction. The resulting dependency cache or control vector cache can be accessed right at the beginning of the instruction issue logic stage of the microprocessor pipeline the next time the corresponding group of instructions come up for re-execution. Since the encoded issue group bit pattern may be accessed in a single cycle out of the cache, the resulting microprocessor pipeline with this embodiment can be seen as two parallel pipes, where the shorter pipe is followed if there is a dependency cache or control vector cache hit.

摘要翻译： 在微处理器管线的各个阶段提供动态预测和/或精确缓存机制，使得可以在程序执行过程中存储和存储各种控制信号。 精确的控制信号矢量缓存可以完成。 每当在指令解码，注册重命名和依赖关系检查之后形成问题组时，可以在引导指令的标签下缓存问题组信息的编码副本。 所产生的依赖性高速缓存或控制向量高速缓存可以在微处理器流水线的指令发出逻辑阶段的开始时被下一次相应的指令组出现以重新执行。 由于可以在高速缓存中的单个周期中访问编码的问题组位模式，所以具有该实施例的所得微处理器流水线可以被看作是两个并行的管道，其中如果存在依赖性高速缓存或控制向量高速缓存 击中。

公开(公告)号：US20070130237A1

公开(公告)日：2007-06-07

申请号：US11295300

申请日：2005-12-06

申请人： Erik Altman ,  Michael Gschwind ,  Robert Montoye ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

发明人： Erik Altman ,  Michael Gschwind ,  Robert Montoye ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

IPC分类号： G06F17/30

CPC分类号： G06F12/1491 ,  G06F9/3808 ,  G06F9/3844 ,  G06F12/0802 ,  G06F12/0804 ,  G06F12/12

摘要： A method and apparatus for storing non-critical processor information without imposing significant costs on a processor design is disclosed. Transient data are stored in the processor-local cache hierarchy. An additional control bit forms part of cache addresses, where addresses having the control bit set are designated as “transient storage addresses.” Transient storage addresses are not written back to external main memory and, when evicted from the last level of cache, are discarded. Preferably, transient storage addresses are “privileged” in that they are either not accessible to software or only accessible to supervisory or administrator-level software having appropriate permissions. A number of management functions/instructions are provided to allow administrator/supervisor software to manage and/or modify the behavior of transient cache storage. This transient storage scheme allows the cache hierarchy to store data items that may be used by the processor core but that may be too expensive to allocate to external memory.

摘要翻译： 公开了一种用于存储非关键处理器信息而不对处理器设计造成重大成本的方法和装置。 瞬态数据存储在处理器本地缓存层次结构中。 附加控制位构成高速缓存地址的一部分，其中具有控制位置位的地址被指定为“瞬时存储地址”。 瞬态存储地址不会被写回外部主存储器，而当从最后一级高速缓存驱逐时，它们将被丢弃。 优选地，瞬态存储地址是“特权的”，因为它们不能被软件访问或只能具有具有适当权限的监督或管理员级软件访问。 提供了许多管理功能/指令，以允许管理员/管理软件管理和/或修改瞬态缓存存储的行为。 这种瞬态存储方案允许高速缓存层级来存储处理器核心可能使用的数据项，但是可能太昂贵以分配给外部存储器。

公开(公告)号：US20070162895A1

公开(公告)日：2007-07-12

申请号：US11329319

申请日：2006-01-10

申请人： Erik Altman ,  Michael Gschwind ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

发明人： Erik Altman ,  Michael Gschwind ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

IPC分类号： G06F9/44

CPC分类号： G06F9/3808 ,  G06F9/3844

摘要： A trace cache system is provided comprising a trace start address cache for storing trace start addresses with successor trace start addresses, a trace cache for storing traces of instructions executed, a trace history table (THT) for storing trace numbers in rows, a branch history shift register (BHSR) or a trace history shift register (THSR) that stores histories of branches or traces executed, respectively, a THT row selector for selecting a trace number row from the THT, the selection derived from a combination of a trace start address and history information from the BHSR or the THSR, and a trace number selector for selecting a trace number from the selected trace number row and for outputting the selected trace number as a predicted trace number.

摘要翻译： 提供了一种跟踪缓存系统，包括用于存储具有后续跟踪开始地址的跟踪起始地址的跟踪起始地址缓存，用于存储所执行的指令轨迹的跟踪高速缓存，用于存储行中的跟踪数的跟踪历史表（THT），分支历史 移位寄存器（BHSR）或跟踪历史移位寄存器（THSR），其分别存储执行的分支或跟踪的历史，THT行选择器，用于从THT中选择跟踪号行，该选择是从跟踪起始地址 和来自BHSR或THSR的历史信息，以及轨迹号选择器，用于从所选轨迹号行中选择一个轨迹号，并输出所选轨迹号作为预测轨迹号。

公开(公告)号：US20050251654A1

公开(公告)日：2005-11-10

申请号：US10828794

申请日：2004-04-21

申请人： Erik Altman ,  Michael Gschwind ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

发明人： Erik Altman ,  Michael Gschwind ,  Jude Rivers ,  Sumedh Sathaye ,  John-David Wellman ,  Victor Zyuban

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/3836 ,  G06F9/30036 ,  G06F9/3013 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3867 ,  G06F9/3885

摘要： A pipeline system and method includes a plurality of operational stages. The stages include a pointer register stage which stores pointer information and updates, and a rename and dependence checking stage located downstream of the pointer register stage, which renames registers and determines if dependencies exist. A functional unit provides pointer information updates to the pointer register stage such that pointer information is processed and updated to the pointer register stage before or in parallel with the register dependency checking.

摘要翻译： 管道系统和方法包括多个操作阶段。 这些阶段包括存储指针信息和更新的指针寄存器阶段，以及位于指针寄存器阶段下游的重命名和依赖性检查阶段，其重新命名寄存器并确定是否存在相关性。 功能单元向指针寄存器阶段提供指针信息更新，使得指针信息在寄存器依赖性检查之前或与寄存器依赖性检查并行地更新到指针寄存器阶段。

公开(公告)号：US20060190614A1

公开(公告)日：2006-08-24

申请号：US11065537

申请日：2005-02-24

申请人： Erik Altman ,  Peter Capek ,  Michael Gschwind ,  Charles Johns ,  Harm Hofstee ,  Martin Hopkins ,  James Kahle ,  Sumedh Sathaye ,  John-David Wellman

发明人： Erik Altman ,  Peter Capek ,  Michael Gschwind ,  Charles Johns ,  Harm Hofstee ,  Martin Hopkins ,  James Kahle ,  Sumedh Sathaye ,  John-David Wellman

IPC分类号： G06F15/16

CPC分类号： G06F9/4862 ,  G06F15/16 ,  H04L29/06027 ,  H04L63/168 ,  H04L67/10 ,  H04L67/34

摘要： A computer architecture and programming model for high speed processing over broadband networks are provided. The architecture employs a consistent modular structure, a common computing module and uniform software cells. The common computing module includes a control processor, a plurality of processing units, a plurality of local memories from which the processing units process programs, a direct memory access controller and a shared main memory. A synchronized system and method for the coordinated reading and writing of data to and from the shared main memory by the processing units also are provided. A hardware sandbox structure is provided for security against the corruption of data among the programs being processed by the processing units. The uniform software cells contain both data and applications and are structured for processing by any of the processors of the network. Each software cell is uniquely identified on the network.

公开(公告)号：US20050132172A1

公开(公告)日：2005-06-16

申请号：US10735054

申请日：2003-12-12

申请人： Alexandre Eichenberger ,  Erik Altman ,  Sumedh Sathaye ,  John-David Wellman

发明人： Alexandre Eichenberger ,  Erik Altman ,  Sumedh Sathaye ,  John-David Wellman

IPC分类号： G06F9/30 ,  G06F9/318 ,  G06F9/38

CPC分类号： G06F9/30181 ,  G06F9/30076 ,  G06F9/30134 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3855

摘要： A method and apparatus is provided to manage data in computer registers in a program, making more computer registers available to one or more programmers utilizing a name level instruction. The method and apparatus disclosed herein presents a way of reducing the overhead of register management, by introducing a concept of a name level for each of the named architected registers in a processor. The method provides a programmer with a larger register name-space while not increasing the size of the instruction word in the processor instruction-set architecture. It also provides for the facilitation of architectural features which overload the architected register namespace and ease the overhead of register management. This provides for the addition of more computer registers without changing the instruction format of the computer.

摘要翻译： 提供了一种方法和装置来管理程序中的计算机寄存器中的数据，使得使用名称级别指令的一个或多个程序员可以使用更多的计算机寄存器。 本文公开的方法和装置通过在处理器中引入每个命名架构寄存器的名称级别的概念来呈现减少注册管理开销的方式。 该方法为编程器提供了更大的寄存器名称空间，而不增加处理器指令集架构中的指令字的大小。 它还提供了对架构特征的便利化，这样就可以使架构化的寄存器命名空间过载，并且简化了寄存器管理的开销。 这样可以增加更多的计算机寄存器，而不用改变计算机的指令格式。

公开(公告)号：US06349361B1

公开(公告)日：2002-02-19

申请号：US09541271

申请日：2000-03-31

申请人： Erik Altman ,  Kemal Ebcioglu ,  Michael Gschwind ,  Sumedh Sathaye

发明人： Erik Altman ,  Kemal Ebcioglu ,  Michael Gschwind ,  Sumedh Sathaye

IPC分类号： G06F1200

CPC分类号： G06F9/3863 ,  G06F9/3834 ,  G06F9/3842 ,  G06F12/0815

摘要： There is provided a method for reordering and renaming memory references in a multiprocessor computer system having at least a first and a second processor. The first processor has a first private cache and a first buffer, and the second processor has a second private cache and a second buffer. The method includes the steps of, for each of a plurality of gated store requests received by the first processor to store a datum, exclusively acquiring a cache line that contains the datum by the first private cache, and storing the datum in the first buffer. Upon the first buffer receiving a load request from the first processor to load a particular datum, the particular datum is provided to the first processor from among the data stored in the first buffer based on an in-order sequence of load and store operations. Upon the first cache receiving a load request from the second cache for a given datum, an error condition is indicated and a current state of at least one of the processors is reset to an earlier state when the load request for the given datum corresponds to the data stored in the first buffer.

摘要翻译： 提供了一种用于在具有至少第一和第二处理器的多处理器计算机系统中重新排序和重新命名存储器引用的方法。 第一处理器具有第一私有缓存和第一缓冲器，并且第二处理器具有第二私有缓存和第二缓冲器。 该方法包括以下步骤：针对由第一处理器接收的存储数据的多个门控存储请求中的每一个，独占地通过第一专用高速缓存器采集包含数据的高速缓存行，并将该数据存储在第一缓冲器中。 在第一缓冲器接收到来自第一处理器的加载请求以加载特定数据时，基于加载和存储操作的按顺序将特定数据从存储在第一缓冲器中的数据提供给第一处理器。 当第一缓存器从给定数据的第二高速缓存接收到加载请求时，指示错误状况，并且当给定数据的加载请求对应于该处理器的加载请求时，将至少一个处理器的当前状态重置为较早状态 存储在第一缓冲区中的数据。