公开(公告)号：US07571297B2

公开(公告)日：2009-08-04

申请号：US11323174

申请日：2005-12-30

申请人： Geoffrey Gould ,  Brent M. Ahlquist

发明人： Geoffrey Gould ,  Brent M. Ahlquist

IPC分类号： G06F12/00

CPC分类号： G11C29/52 ,  G06F11/1008 ,  G06F11/108 ,  G11C7/24 ,  G11C29/1201 ,  G11C29/44 ,  G11C29/50 ,  G11C29/50012 ,  G11C2029/0409

摘要： An apparatus, system, and method for a data invalid signal for non-deterministic latency in memory are described. The apparatus may include a memory to determine that data to be buffered for a data burst cannot be guaranteed in time to satisfy a deterministic latency parameter. The memory may provide an indication that the data cannot be guaranteed. Other embodiments are described and claimed.

摘要翻译： 描述了用于存储器中非确定性延迟的数据无效信号的装置，系统和方法。 该装置可以包括存储器，以确定不能及时保证数据突发的缓冲数据以满足确定性等待时间参数。 存储器可以提供不能保证数据的指示。 描述和要求保护其他实施例。

公开(公告)号：US5537357A

公开(公告)日：1996-07-16

申请号：US266132

申请日：1994-06-27

申请人： Amit Merchant ,  Mickey L. Fandrich ,  Geoffrey Gould

发明人： Amit Merchant ,  Mickey L. Fandrich ,  Geoffrey Gould

IPC分类号： G11C16/10 ,  G11C16/34 ,  G11C7/02

CPC分类号： G11C16/107 ,  G11C16/10 ,  G11C16/3454 ,  G11C16/3459

摘要： A method of preconditioning a nonvolatile memory array including a first memory cell and a second memory cell. Preconditioning begins by applying an initial precondition pulse to all memory cells in the nonvolatile memory array without pausing to perform precondition verification. After this first step, precondition verification begins. The voltage level of the first memory cell is sensed and compared to a selected voltage level. If the threshold voltage of the first memory cell is below the selected voltage, the first memory cell did not precondition verify. In that case, another precondition pulse is then applied to the first memory cell. Application of precondition pulses and precondition verification continues until the first memory cell verifies as preconditioned. Attention turns to the second memory cell after the first memory cell precondition verifies. If the second memory cell does not precondition verify another precondition pulse is applied to the second memory cell. Application of precondition pulses and precondition verification continues until the second memory cell verifies as preconditioned.

摘要翻译： 一种预处理包括第一存储单元和第二存储单元的非易失性存储器阵列的方法。 通过向非易失性存储器阵列中的所有存储器单元应用初始预条件脉冲而不停止执行前提条件验证，开始预处理。 在第一步之后，开始前提条件验证。 感测第一存储器单元的电压电平并将其与选定的电压电平进行比较。 如果第一存储单元的阈值电压低于所选择的电压，则第一存储单元未进行前提条件验证。 在这种情况下，然后将另一个前提条件脉冲施加到第一存储器单元。 预处理脉冲的应用和前提条件验证一直持续到第一个存储器单元验证为预处理。 在第一个存储单元前提条件验证之后，注意转向第二个存储单元。 如果第二存储器单元不是先决条件，则验证另一预条件脉冲被施加到第二存储器单元。 预处理脉冲的应用和前提条件验证一直持续到第二个存储单元验证为预处理。

公开(公告)号：US20100000831A1

公开(公告)日：2010-01-07

申请号：US11989310

申请日：2006-07-28

申请人： Julio Joseph Faria ,  Kevin Johnson ,  Geoffrey Gould

发明人： Julio Joseph Faria ,  Kevin Johnson ,  Geoffrey Gould

IPC分类号： F16D69/02 ,  C23C16/22

CPC分类号： F16D69/023 ,  C04B35/522 ,  C04B35/573 ,  C04B35/5755 ,  C04B35/806 ,  C04B35/83 ,  C04B2235/5248 ,  C04B2235/5256 ,  C04B2235/526 ,  C04B2235/608 ,  C04B2235/612 ,  C04B2235/614 ,  C04B2235/728 ,  F16D2200/0047

摘要： Highly effective carbon fibre-reinforced ceramic automotive brake and clutch discs are manufactured by siliconising incompletely densified carbon-carbon fibre preforms produced by a single stage and relatively short duration (e.g. 7-14 day) chemical vapour infiltration process.

摘要翻译： 高效碳纤维增强陶瓷汽车制动器和离合器盘通过将不完全致密的碳 - 碳纤维预成型件通过单阶段和相对短的持续时间（例如7-14天）化学气相渗透过程生成而制造。

公开(公告)号：US07496719B2

公开(公告)日：2009-02-24

申请号：US11189448

申请日：2005-07-26

申请人： Steven Peterson ,  Geoffrey Gould ,  Lee Hayashida

发明人： Steven Peterson ,  Geoffrey Gould ,  Lee Hayashida

IPC分类号： G06F12/22

CPC分类号： G06F9/4403

摘要： In accordance with a universal nonvolatile memory boot mode, one or more portions of boot code are obtained from a nonvolatile memory component. These one or more portions are obtained without knowing a row size used by the nonvolatile memory component, a column address strobe (CAS) latency used by the nonvolatile memory component, or a default burst length used by the nonvolatile memory component. The one or more portions of boot code are executed to configure the system to access a volatile memory component, and/or to reconfigure the system to access the nonvolatile memory in a different mode of operation.

摘要翻译： 根据通用非易失性存储器引导模式，从非易失性存储器组件获得引导代码的一个或多个部分。 获取这些一个或多个部分，而不知道非易失性存储器组件使用的行大小，非易失性存储器组件使用的列地址选通（CAS）等待时间或非易失性存储器组件使用的默认突发长度。 执行引导代码的一个或多个部分以配置系统以访问易失性存储器组件，和/或重新配置系统以以不同的操作模式访问非易失性存储器。

公开(公告)号：US20070157000A1

公开(公告)日：2007-07-05

申请号：US11322680

申请日：2005-12-30

申请人： Shekoufeh Qawami ,  Joel Jorgensen ,  Geoffrey Gould

发明人： Shekoufeh Qawami ,  Joel Jorgensen ,  Geoffrey Gould

IPC分类号： G06F12/00

CPC分类号： G11C16/22

摘要： A method and apparatus for configuring a memory device, such as a flash memory device, is herein described. Features/functional modules of a memory device, are selectable by a manufacturer, customer, or user. Instead of a manufacturer having to complete numerous redesigns of a memory product to meet multiple customer's special needs, a single all inclusive device is manufactured and the customized features are selected/configured, by the manufacturer, or by the customer themselves. By using one time programmable (OTP) flags, the features are enabled or disabled, by the manufacturer, customer, or user, and may potentially not be altered by a user later. Moreover, after configuring a memory device, a manufacturer, customer, or end user may also lock down a configuration module to ensure the configuration itself is not later intentionally or inadvertently altered.

摘要翻译： 这里描述了用于配置诸如闪存设备的存储设备的方法和设备。 存储器件的特征/功能模块可由制造商，客户或用户选择。 制造商不得不完成许多重新设计存储器产品以满足多个客户的特殊需求，而是制造单一的全包设备，并且由制造商或客户自己选择/配置定制特征。 通过使用一次性可编程（OTP）标志，功能由制造商，客户或用户启用或禁用，稍后可能不会被用户改变。 此外，在配置存储设备之后，制造商，客户或最终用户也可以锁定配置模块，以确保配置本身不会有意或无意地被改变。

公开(公告)号：US20070143568A1

公开(公告)日：2007-06-21

申请号：US11305782

申请日：2005-12-16

申请人： Geoffrey Gould

发明人： Geoffrey Gould

IPC分类号： G06F12/00

CPC分类号： G06F12/0646

摘要： A memory controller receives a logical address of a data unit in a memory and scrambles the logical address according to an address scrambling scheme. The address scrambling scheme maps the logical address to time-multiplexed output of physical address pins of the memory controller. At least one of the physical address pins, which is to be mapped in a time phase in a baseline design, is to be unmapped in a corresponding time phase if a dimensional parameter of the memory changes. The logical address comprises row address bits and column address bits. All of the even row address bits may be mapped in a time phase for outputting the row address, and all of the odd row address bits may be mapped in another time phase for outputting the row address. Thus, configuration flexibility of the memory controller is improved.

摘要翻译： 存储器控制器接收存储器中的数据单元的逻辑地址，并根据地址扰频方案对逻辑地址进行加扰。 地址加扰方案将逻辑地址映射到存储器控制器的物理地址引脚的时间复用输出。 如果存储器的维度参数发生变化，则在基线设计中要映射到物理地址引脚中的至少一个将在相应的时间相位中被取消映射。 逻辑地址包括行地址位和列地址位。 所有偶数行地址位可以在用于输出行地址的时间相位中被映射，并且所有奇数行地址位可以被映射到用于输出行地址的另一个时间相位中。 因此，提高了存储器控制器的配置灵活性。

公开(公告)号：US20070061500A1

公开(公告)日：2007-03-15

申请号：US11223399

申请日：2005-09-09

申请人： Geoffrey Gould ,  Steven Peterson ,  Mark Leinwander

发明人： Geoffrey Gould ,  Steven Peterson ,  Mark Leinwander

IPC分类号： G06F12/00

CPC分类号： G06F12/0638 ,  G06F12/0623

摘要： Described herein are one or more implementations that eliminate the need to switch data-resource access-modes of a flash memory system between a primary main array memory and a secondary supernumerary data resource. The one or more described implementations provide access to the secondary supernumerary data resource through an overlay window in the addressable memory space of primary main array memory. Memory accesses (e.g., reads or writes) which specify a memory location which is within the defined address space of the overlay window are redirected to the secondary supernumerary data resource instead of accessing the primary main array memory.

摘要翻译： 这里描述了一种或多种实现，其消除了在主主阵列存储器和辅助超级数据资源之间切换闪存系统的数据资源访问模式的需要。 一个或多个所描述的实现通过主主阵列存储器的可寻址存储器空间中的覆盖窗口来提供对次要超额数据资源的访问。 指定在覆盖窗口的定义的地址空间内的存储器位置的存储器访问（例如，读取或写入）被重定向到次要超额数据资源，而不是访问主要主阵列存储器。

公开(公告)号：US20070156991A1

公开(公告)日：2007-07-05

申请号：US11323174

申请日：2005-12-30

申请人： Geoffrey Gould ,  Brent Ahlquist

发明人： Geoffrey Gould ,  Brent Ahlquist

IPC分类号： G06F13/00

CPC分类号： G11C29/52 ,  G06F11/1008 ,  G06F11/108 ,  G11C7/24 ,  G11C29/1201 ,  G11C29/44 ,  G11C29/50 ,  G11C29/50012 ,  G11C2029/0409

摘要： An apparatus, system, and method for a data invalid signal for non-deterministic latency in memory are described. The apparatus may include a memory to determine that data to be buffered for a data burst cannot be guaranteed in time to satisfy a deterministic latency parameter. The memory may provide an indication that the data cannot be guaranteed. Other embodiments are described and claimed.

摘要翻译： 描述了用于存储器中非确定性延迟的数据无效信号的装置，系统和方法。 该装置可以包括存储器，以确定不能及时保证数据突发的缓冲数据以满足确定性等待时间参数。 存储器可以提供不能保证数据的指示。 描述和要求保护其他实施例。

公开(公告)号：US20070028031A1

公开(公告)日：2007-02-01

申请号：US11189448

申请日：2005-07-26

申请人： Steven Peterson ,  Geoffrey Gould ,  Lee Hayashida

发明人： Steven Peterson ,  Geoffrey Gould ,  Lee Hayashida

IPC分类号： G06F12/00 ,  G06F9/00 ,  G06F13/00

CPC分类号： G06F9/4403

摘要： In accordance with a universal nonvolatile memory boot mode, one or more portions of boot code are obtained from a nonvolatile memory component. These one or more portions are obtained without knowing a row size used by the nonvolatile memory component, a column address strobe (CAS) latency used by the nonvolatile memory component, or a default burst length used by the nonvolatile memory component. The one or more portions of boot code are executed to configure the system to access a volatile memory component, and/or to reconfigure the system to access the nonvolatile memory in a different mode of operation.

摘要翻译： 根据通用非易失性存储器引导模式，从非易失性存储器组件获得引导代码的一个或多个部分。 获取这些一个或多个部分，而不知道非易失性存储器组件使用的行大小，非易失性存储器组件使用的列地址选通（CAS）等待时间或非易失性存储器组件使用的默认突发长度。 执行引导代码的一个或多个部分以配置系统以访问易失性存储器组件，和/或重新配置系统以以不同的操作模式访问非易失性存储器。

公开(公告)号：US20050273560A1

公开(公告)日：2005-12-08

申请号：US10861266

申请日：2004-06-03

申请人： Jared Hulbert ,  Geoffrey Gould ,  Michael Edgington

发明人： Jared Hulbert ,  Geoffrey Gould ,  Michael Edgington

IPC分类号： G06F12/00 ,  G06F12/08

CPC分类号： G06F12/0891 ,  G06F12/0835 ,  G06F2212/2022

摘要： Briefly, in accordance with an embodiment of the invention, a method and apparatus to avoid incoherency between a cache memory and a flash memory is provided. The method may include invalidating at least one cache line of information stored in the cache memory to avoid incoherency between the cache memory and the flash memory in response to a flash erase operation, a flash write operation, an operation that makes information inaccessible in the flash memory, or an operation that moves information from one region of the flash memory to another region of the flash memory. Other embodiments are described and claimed.

摘要翻译： 简而言之，根据本发明的实施例，提供了一种避免高速缓冲存储器和闪速存储器之间不兼容的方法和装置。 该方法可以包括使存储在高速缓冲存储器中的信息的至少一个高速缓存行无效，以避免闪存擦除操作，闪存写入操作，使得闪存中的信息不可访问的操作的高速缓冲存储器和闪速存储器之间的不兼容 存储器或将信息从闪存的一个区域移动到闪存的另一区域的操作。 描述和要求保护其他实施例。