公开(公告)号：US07151710B2

公开(公告)日：2006-12-19

申请号：US11123996

申请日：2005-05-06

申请人： Hyang Ja Yang ,  Yong Hwan Noh ,  Yun Jin Cho ,  Chul Sung Park

发明人： Hyang Ja Yang ,  Yong Hwan Noh ,  Yun Jin Cho ,  Chul Sung Park

IPC分类号： G11C8/00

CPC分类号： G11C7/1012 ,  G11C7/06 ,  G11C7/1045 ,  G11C11/4076 ,  G11C11/408 ,  G11C11/4087 ,  G11C11/4097

摘要： The invention is directed to data input/output organization system and method in a semiconductor memory device. The memory device has a plurality of memory arrays, in one embodiment, an odd number of memory arrays. The arrays are divided into blocks, and the blocks are divided into segments. A control circuit provides control signals to the memory arrays such that data is input and/or output to and from the memory device in multiples of nine bits. The data bits are input or output simultaneously without the need for multiplexing circuitry. This results in reduced power consumption and increased memory processing speed.

摘要翻译： 本发明涉及半导体存储器件中的数据输入/输出组织系统和方法。 存储器件具有多个存储器阵列，在一个实施例中，存储器阵列的奇数个。 阵列被划分成块，并且块被分成段。 控制电路向存储器阵列提供控制信号，使得数据以9位的倍数输入和/或输出到存储器件。 数据位同时输入或输出，无需复用电路。 这导致功耗降低和内存处理速度提高。

公开(公告)号：US06909661B2

公开(公告)日：2005-06-21

申请号：US10602111

申请日：2003-06-23

申请人： Hyang Ja Yang ,  Yong Hwan Noh ,  Yun Jin Cho ,  Chul Sung Park

发明人： Hyang Ja Yang ,  Yong Hwan Noh ,  Yun Jin Cho ,  Chul Sung Park

IPC分类号： G11C11/41 ,  G11C7/06 ,  G11C7/10 ,  G11C11/401 ,  G11C11/4076 ,  G11C11/408 ,  G11C11/4097 ,  G11C11/413 ,  G11C8/00

CPC分类号： G11C7/1012 ,  G11C7/06 ,  G11C7/1045 ,  G11C11/4076 ,  G11C11/408 ,  G11C11/4087 ,  G11C11/4097

摘要： The invention is directed to data input/output organization system and method in a semiconductor memory device. The memory device has a plurality of memory arrays, in one embodiment, an odd number of memory arrays. The arrays are divided into blocks, and the blocks are divided into segments. A control circuit provides control signals to the memory arrays such that data is input and/or output to and from the memory device in multiples of nine bits. The data bits are input or output simultaneously without the need for multiplexing circuitry. This results in reduced power consumption and increased memory processing speed.

摘要翻译： 本发明涉及半导体存储器件中的数据输入/输出组织系统和方法。 存储器件具有多个存储器阵列，在一个实施例中，存储器阵列的奇数个。 阵列被划分成块，并且块被分成段。 控制电路向存储器阵列提供控制信号，使得数据以9位的倍数输入和/或输出到存储器件。 数据位同时输入或输出，无需复用电路。 这导致功耗降低和内存处理速度提高。

公开(公告)号：US08614908B2

公开(公告)日：2013-12-24

申请号：US13213508

申请日：2011-08-19

申请人： Jae Young Lee ,  Jong Hyun Choi ,  Hyang Ja Yang

发明人： Jae Young Lee ,  Jong Hyun Choi ,  Hyang Ja Yang

IPC分类号： G11C5/06

CPC分类号： G11C7/065 ,  G11C7/12 ,  G11C7/18

摘要： A bit line sense amplifier layout array includes N sense amplifier layout regions, which are arranged adjacent each other and have a sense amplifier, respectively. (N+1−i) bit lines and i complementary bit lines are arranged in an ith sense amplifier layout region among the sense amplifier layout regions. An ith bit line among the (N+1−i) bit lines and an ith complementary bit line among the i complementary bit lines are connected to a sense amplifier formed in the ith sense amplifier layout region. The values N and i are natural numbers and i>=1 and

摘要翻译： 位线读出放大器布局阵列包括N个读出放大器布局区域，它们彼此相邻布置并分别具有读出放大器。 （N + 1-i）位线和i个互补位线被布置在读出放大器布局区域中的第i个读出放大器布局区域中。 （N + 1-i）位线中的第i位线和i互补位线之间的第i个互补位线连接到形成在第i个读出放大器布局区域中的读出放大器。 值N和i是自然数，i> = 1和<= N。

公开(公告)号：US20120044734A1

公开(公告)日：2012-02-23

申请号：US13213508

申请日：2011-08-19

申请人： JAE YOUNG LEE ,  Jong Hyun Choi ,  Hyang Ja Yang

发明人： JAE YOUNG LEE ,  Jong Hyun Choi ,  Hyang Ja Yang

IPC分类号： G11C5/06 ,  H05K13/00

CPC分类号： G11C7/065 ,  G11C7/12 ,  G11C7/18

摘要： A bit line sense amplifier layout array includes N sense amplifier layout regions, which are arranged adjacent each other and have a sense amplifier, respectively. (N+1−i) bit lines and i complementary bit lines are arranged in an ith sense amplifier layout region among the sense amplifier layout regions. An ith bit line among the (N+1−i) bit lines and an ith complementary bit line among the i complementary bit lines are connected to a sense amplifier formed in the ith sense amplifier layout region. The values N and i are natural numbers and i>=1 and

摘要翻译： 位线读出放大器布局阵列包括N个读出放大器布局区域，它们彼此相邻布置并分别具有读出放大器。 （N + 1-i）位线和i个互补位线被布置在读出放大器布局区域中的第i个读出放大器布局区域中。 （N + 1-i）位线中的第i位线和i互补位线之间的第i个互补位线连接到形成在第i个读出放大器布局区域中的读出放大器。 值N和i是自然数，i> = 1和<= N。

公开(公告)号：US20120043616A1

公开(公告)日：2012-02-23

申请号：US13206933

申请日：2011-08-10

申请人： Jae Young Lee ,  Hyang Ja Yang

发明人： Jae Young Lee ,  Hyang Ja Yang

IPC分类号： H01L27/092 ,  H01L23/52

CPC分类号： G11C8/08 ,  G11C5/063 ,  G11C8/14

摘要： A sub word line driver is provided. The sub word line driver includes a first layer including a plurality of first pads disposed in a first line of a first direction, a plurality of second pads arranged in a second line of the first direction, and two first word lines arranged twisted twice in the first direction between the plurality of first pads and the plurality of second pads, each of the two first word lines being connected to a corresponding pad among the plurality of second pads; and a second layer, which is formed at a lower part of the first layer, and includes the second layer including a plurality of third pads, each the plurality of third pads each being embodied disposed at each corresponding a position corresponding to a pad from among one of the plurality of first pads and the plurality of second pads.

摘要翻译： 提供了一个子字线驱动程序。 子字线驱动器包括：第一层，包括设置在第一方向的第一行中的多个第一焊盘;布置在第一方向的第二行中的多个第二焊盘;以及布置在第一方向上的两个第一字线， 所述多个第一焊盘和所述多个第二焊盘之间的第一方向，所述两个第一字线中的每一个连接到所述多个第二焊盘中的对应焊盘; 以及第二层，其形成在所述第一层的下部，并且包括所述第二层，所述第二层包括多个第三焊盘，所述多个第三焊盘中的每一个均被实施为每个对应于对应于来自 多个第一焊盘和多个第二焊盘之一。