公开(公告)号：US5510934A

公开(公告)日：1996-04-23

申请号：US168832

申请日：1993-12-15

申请人： John Brennan ,  Peter Y. Hsu ,  William A. Huffman ,  Paul Rodman ,  Joseph T. Scanlon ,  Man K. Tang ,  Steve J. Ciavaglia

发明人： John Brennan ,  Peter Y. Hsu ,  William A. Huffman ,  Paul Rodman ,  Joseph T. Scanlon ,  Man K. Tang ,  Steve J. Ciavaglia

IPC分类号： G06F12/08 ,  G06F12/00 ,  G06F13/00

CPC分类号： G06F12/0897 ,  G06F12/0831 ,  G06F12/0851

摘要： A split level cache memory system for a data processor includes a single chip integer unit, an army processor such as a floating point unit, an external main memory and a split level cache. The split level cache includes an on-chip, fast local cache with low latency for use by the integer unit for loads and stores of integer and address data and an off-chip, pipelined global cache for storing arrays of data such as floating point data for use by the array processor and integer and address data for refilling the local cache. Coherence between the local cache and global cache is maintained by writing through to the global cache during integer stores. Local cache words are invalidated when data is written to the global cache during an army processor store.

摘要翻译： 用于数据处理器的分级高速缓冲存储器系统包括单个芯片整数单元，诸如浮点单元的陆军处理器，外部主存储器和分割级高速缓存。 分级高速缓存包括片上快速本地高速缓存，具有低延迟，用于整数单元用于整数和地址数据的加载和存储，以及用于存储诸如浮点数据的数据阵列的片外流水线全局高速缓存 供数组处理器使用，整数和地址数据用于重新填充本地缓存。 通过在整数存储期间写入全局缓存来维护本地缓存和全局缓存之间的一致性。 在陆军处理器存储期间将数据写入全局缓存时，本地缓存字无效。

公开(公告)号：US5537538A

公开(公告)日：1996-07-16

申请号：US166969

申请日：1993-12-15

申请人： Joseph P. Bratt ,  John Brennan ,  Peter Y. Hsu ,  Chandra S. Joshi ,  William A. Huffman ,  Monica R. Nofal ,  Paul Rodman ,  Joseph T. Scanlon ,  Man K. Tang

发明人： Joseph P. Bratt ,  John Brennan ,  Peter Y. Hsu ,  Chandra S. Joshi ,  William A. Huffman ,  Monica R. Nofal ,  Paul Rodman ,  Joseph T. Scanlon ,  Man K. Tang

IPC分类号： D06M13/46 ,  C11D1/04 ,  C11D1/62 ,  C11D1/645 ,  C11D1/65 ,  C11D1/72 ,  C11D1/835 ,  C11D3/00 ,  D06M20060101 ,  D06M13/02 ,  D06M13/184 ,  D06M13/188 ,  D06M13/322 ,  D06M13/463 ,  G06F9/38 ,  G06F11/36 ,  G06F11/34 ,  G06F9/30

CPC分类号： G06F11/3664 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3857 ,  G06F9/3861 ,  G06F9/3867 ,  G06F9/3885

摘要： A processor system that is switchable between a normal mode of operation without precise floating point exceptions and a debug mode of operation with precise floating point exceptions. The processor system includes a dispatch for dispatching integer and floating point instructions, an integer unit having a multi-stage integer pipeline for executing the integer instructions, and a floating point unit having a multi-stage floating point pipeline for executing the floating point instructions. The system begins operation in the normal mode, and upon receipt of an instruction to "switch to debug mode," the processor switches to the debug mode of operation with precise exceptions. In the debug mode, once a floating point instruction has been dispatched, all other instructions are prevented from being committed until the system determines whether the floating point instruction generates an exception. Thus, permitting the system to signal precise exceptions when not in the normal mode.

摘要翻译： 处理器系统，可在正常操作模式之间切换，无需精确的浮点异常，以及具有精确浮点异常的调试操作模式。 处理器系统包括调度整数和浮点指令的调度，具有用于执行整数指令的多级整数流水线的整数单元，以及具有用于执行浮点指令的多级浮点流水线的浮点单元。 系统在正常模式下开始运行，并且在接收到“切换到调试模式”的指令时，处理器切换到调试操作模式，具有精确的例外。 在调试模式下，一旦调度了浮点指令，就会阻止所有其他指令被提交，直到系统确定浮点指令是否产生异常。 因此，允许系统在不处于正常模式时发出精确异常。

公开(公告)号：US5572704A

公开(公告)日：1996-11-05

申请号：US167005

申请日：1993-12-15

申请人： Joseph P. Bratt ,  John Brennan ,  Peter Y. Hsu ,  William A. Huffman ,  Joseph T. Scanlon ,  Steve Ciavagia

发明人： Joseph P. Bratt ,  John Brennan ,  Peter Y. Hsu ,  William A. Huffman ,  Joseph T. Scanlon ,  Steve Ciavagia

IPC分类号： G06F12/08 ,  G06F12/16

CPC分类号： G06F12/0811

摘要： A method for preventing data loss and deadlock in a multi-processor computer system wherein at least one processor in the computer system includes a split-level cache. The split-level cache has a byte-writable first-level and a word-writable second level. The method monitors the second level cache to determine if a forced atomic (FA) instruction is in a second level cache pipeline. If an FA instruction is determined to be in the second level cache pipeline, then interventions to the second level cache are delayed until the FA instruction exits the second level cache pipeline. In this manner data written by operation of cache memory access instruction that cause the interventions is not destroyed by the execution of the FA instruction, thereby preventing data loss. The method also monitors the second level cache pipeline to determine if a possible miss (PM) instruction is in the second level cache pipeline. If a PM instruction is determined to be in the second level cache pipeline, the FA instructions are prevented from entering the second level cache pipeline such that execution of interventions to the second level cache is not prevented when an instruction in the second level cache may be detained to process an intervention in its behalf, thereby preventing deadlock between processing units of the computer system.

摘要翻译： 一种用于在多处理器计算机系统中防止数据丢失和死锁的方法，其中所述计算机系统中的至少一个处理器包括分级高速缓存。 分级缓存具有可写字节的第一级和可写字的第二级。 该方法监视第二级高速缓存以确定强制原子（FA）指令是否在二级高速缓存流水线中。 如果FA指令被确定在第二级高速缓存流水线中，则延迟到第二级高速缓存的干预，直到FA指令退出第二级高速缓存流水线。 以这种方式，通过执行FA指令不会破坏导致干预的高速缓冲存储器访问指令的操作所写入的数据，从而防止数据丢失。 该方法还监视第二级高速缓存流水线以确定可能的未命中（PM）指令是否在第二级高速缓存流水线中。 如果确定PM指令处于第二级高速缓存流水线中，则FA指令被阻止进入第二级高速缓存流水线，使得当第二级高速缓存中的指令可能为 被拘留以代表其进行干预，从而防止计算机系统的处理单元之间的僵局。

公开(公告)号：US5526504A

公开(公告)日：1996-06-11

申请号：US168822

申请日：1993-12-15

申请人： Peter Y. Hsu ,  Joseph T. Scanlon ,  Steve J. Ciavaglia

发明人： Peter Y. Hsu ,  Joseph T. Scanlon ,  Steve J. Ciavaglia

IPC分类号： G06F12/10

CPC分类号： G06F12/1027 ,  G06F2212/652

摘要： A set associative translation lookaside buffer (TLB) that supports variable sized pages without requiring the use of a separate block TLB. The TLB includes a hashing circuit that creates an index into the TLB for a virtual address using different bits from the virtual address depending on the page size of the address, and a comparator that compares virtual address identifiers or portions of virtual address identifiers stored in the TLB to the current virtual address to determine if a translation to the current virtual address is stored in the TLB.

摘要翻译： 支持可变大小页面的集合关联翻译后备缓冲器（TLB），而不需要使用单独的块TLB。 TLB包括散列电路，其根据地址的页面大小，使用与虚拟地址不同的比特，为虚拟地址创建索引到TLB;以及比较器，其比较虚拟地址标识符或虚拟地址标识符中存储的虚拟地址标识符的部分 TLB到当前虚拟地址，以确定是否将转换到当前虚拟地址存储在TLB中。

公开(公告)号：US5632025A

公开(公告)日：1997-05-20

申请号：US696788

申请日：1996-08-14

申请人： Joseph P. Bratt ,  John Brennan ,  Peter Y. T. Hsu ,  William A. Huffman ,  Joseph T. Scanlon ,  Steve Ciavaglia

发明人： Joseph P. Bratt ,  John Brennan ,  Peter Y. T. Hsu ,  William A. Huffman ,  Joseph T. Scanlon ,  Steve Ciavaglia

IPC分类号： G06F12/08 ,  G06F12/14

CPC分类号： G06F12/0811

摘要： A method for preventing deadlock due to the need for data exclusivity when performing forced atomic instructions in a multi-level cache in a multi-processor system. The system determines whether an aligned multi-byte word in which the data of a forced atomic instruction, such as an integer store operation, is exclusive in a first level cache. If so, the forced atomic instruction is allowed to enter a second level cache pipeline. If not, the forced atomic instruction is prevented from entering the second level cache pipeline and a cache miss and fill operation is initiated to cause the aligned word to be exclusive in the first level cache.

摘要翻译： 一种用于在多处理器系统中的多级缓存中执行强制原子指令时由于需要数据排他性而防止死锁的方法。 系统确定其中诸如整数存储操作的强制原子指令的数据在第一级高速缓存中是否排他的对齐的多字节字。 如果是这样，则强制原子指令被允许进入第二级高速缓存流水线。 如果不是，则强制原子指令被阻止进入第二级高速缓存流水线并且启动高速缓存未命中和填充操作以使对齐的字在第一级高速缓存中是排他的。

公开(公告)号：US5740402A

公开(公告)日：1998-04-14

申请号：US487240

申请日：1995-06-13

申请人： Joseph P. Bratt ,  John Brennen ,  Peter Y. Hsu ,  Joseph T. Scanlon ,  Man Kit Tang ,  Steven J. Ciavaglia

发明人： Joseph P. Bratt ,  John Brennen ,  Peter Y. Hsu ,  Joseph T. Scanlon ,  Man Kit Tang ,  Steven J. Ciavaglia

IPC分类号： G06F12/06 ,  G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0851 ,  G06F12/0607

摘要： A conflict resolution system for interleaved memories in processors capable of issuing multiple independent memory operations per cycle. The conflict resolution system includes an address bellow for temporarily storing memory requests, and cross-connect switches to variously route multiple parallel memory requests to multiple memory banks. A control logic block controls the address bellow and the cross-connect switches to reorder the sequence of memory requests to avoid conflicts. The reordering removes conflicts and increases the occurrence of alternating memory requests that can issue simultaneously.

摘要翻译： 用于处理器中的交错存储器的冲突解决系统，其能够在每个周期发出多个独立的存储器操作。 冲突解决系统包括用于临时存储存储器请求的地址，以及交叉连接交换机以将多个并行存储器请求不同地路由到多个存储体。 控制逻辑块控制下面的地址和交叉连接交换机重新排序存储器请求的顺序以避免冲突。 重新排序会消除冲突并增加可同时发出的交替内存请求的发生。