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    Systems and methods for creating frequency-dependent netlist
    1.
    发明授权
    Systems and methods for creating frequency-dependent netlist 有权
    用于创建频率相关网表的系统和方法

    公开(公告)号：US08453095B2

    公开(公告)日：2013-05-28

    申请号：US13176823

    申请日：2011-07-06

    申请人： Ke-Ying Su ,  Ching-Shun Yang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Huang-Yu Chen ,  Chung-Hsing Wang

    发明人： Ke-Ying Su ,  Ching-Shun Yang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Huang-Yu Chen ,  Chung-Hsing Wang

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F17/5077 ,  G06F17/5081

    摘要： A method includes creating a technology file including data for an integrated circuit including at least one die coupled to an interposer and a routing between the at least one die and the interposer, b) creating a netlist including data approximating at least one of capacitive or inductive couplings between conductors in the at least one die and in the interposer based on the technology file, c) simulating a performance of the integrated circuit based on the netlist, d) adjusting the routing between the at least one die and the interposer based on the simulation to reduce the at least one of the capacitive or the inductive couplings, and e) repeating steps c) and d) to optimize the at least one of the capacitive or inductive couplings.

    摘要翻译： 一种方法包括创建包括用于集成电路的数据的技术文件，所述集成电路包括耦合到插入器的至少一个管芯以及所述至少一个管芯和所述插入器之间的布线，b）创建包括接近电容或电感 基于所述技术文件，在所述至少一个管芯中和所述插入器中的导体之间的耦合，c）基于所述网表来模拟所述集成电路的性能，d）基于所述网表调整所述至少一个管芯和所述插入器之间的布线 模拟以减少电容或电感耦合中的至少一个，以及e）重复步骤c）和d）以优化电容或电感耦合中的至少一个。

    SYSTEMS AND METHODS FOR CREATING FREQUENCY-DEPENDENT NETLIST
    2.
    发明申请
    SYSTEMS AND METHODS FOR CREATING FREQUENCY-DEPENDENT NETLIST 有权
    用于创建频率依赖的网络列表的系统和方法

    公开(公告)号：US20130014070A1

    公开(公告)日：2013-01-10

    申请号：US13176823

    申请日：2011-07-06

    申请人： Ke-Ying SU ,  Ching-Shun Yang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Huang-Yu Chen ,  Chung-Hsing Wang

    发明人： Ke-Ying SU ,  Ching-Shun Yang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Huang-Yu Chen ,  Chung-Hsing Wang

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F17/5077 ,  G06F17/5081

    摘要： A method includes creating a technology file including data for an integrated circuit including at least one die coupled to an interposer and a routing between the at least one die and the interposer, b) creating a netlist including data approximating at least one of capacitive or inductive couplings between conductors in the at least one die and in the interposer based on the technology file, c) simulating a performance of the integrated circuit based on the netlist, d) adjusting the routing between the at least one die and the interposer based on the simulation to reduce the at least one of the capacitive or the inductive couplings, and e) repeating steps c) and d) to optimize the at least one of the capacitive or inductive couplings.

    摘要翻译： 一种方法包括创建包括用于集成电路的数据的技术文件，所述集成电路包括耦合到插入器的至少一个管芯以及所述至少一个管芯和所述插入器之间的布线，b）创建包括接近电容或电感 基于所述技术文件，在所述至少一个管芯中和所述插入器中的导体之间的耦合，c）基于所述网表来模拟所述集成电路的性能，d）基于所述网表调整所述至少一个管芯和所述插入器之间的布线 模拟以减少电容或电感耦合中的至少一个，以及e）重复步骤c）和d）以优化电容或电感耦合中的至少一个。

    Systems and methods for creating frequency-dependent RC extraction netlist
    3.
    发明授权
    Systems and methods for creating frequency-dependent RC extraction netlist 有权
    用于创建频率依赖的RC提取网表的系统和方法

    公开(公告)号：US08495532B2

    公开(公告)日：2013-07-23

    申请号：US13076649

    申请日：2011-03-31

    申请人： Ke-Ying Su ,  Ching-Shun Yang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    发明人： Ke-Ying Su ,  Ching-Shun Yang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F2217/12 ,  Y02P90/265

    摘要： A method includes approximating a physical characteristic of a semiconductor substrate with a frequency-dependent circuit, and creating a technology file for the semiconductor substrate based on the frequency-dependent circuit. The physical characteristic of the semiconductor substrate identified by one of an electromagnetic simulation or a silicon measurement. The technology file is adapted for use by an electronic design automation tool to create a netlist for the semiconductor substrate and is stored in a non-transient computer readable storage medium.

    摘要翻译： 一种方法包括使用频率相关电路近似半导体衬底的物理特性，并且基于频率相关电路创建用于半导体衬底的技术文件。 通过电磁仿真或硅测量之一识别的半导体衬底的物理特性。 技术文件适用于电子设计自动化工具，用于创建半导体衬底的网表，并存储在非瞬态计算机可读存储介质中。

    Mask-Shift-Aware RC Extraction for Double Patterning Design
    4.
    发明申请
    Mask-Shift-Aware RC Extraction for Double Patterning Design 有权
    双面图案设计的Mask-Shift-Aware RC提取

    公开(公告)号：US20120054696A1

    公开(公告)日：2012-03-01

    申请号：US13167905

    申请日：2011-06-24

    申请人： Ke-Ying Su ,  Chung-Hsing Wang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    发明人： Ke-Ying Su ,  Chung-Hsing Wang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081 ,  G03F1/70 ,  G03F7/70433 ,  G03F7/70466 ,  G06F17/5036

    摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift. The step of simulating the worst-case performance includes calculating capacitance values corresponding to mask shifts, and the capacitance values are calculated using a high-order equation or a piecewise equation.

    摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。 模拟最坏情况性能的步骤包括计算与掩模移位相对应的电容值，并且使用高阶方程或分段方程计算电容值。

    Mask-shift-aware RC extraction for double patterning design
    5.
    发明授权
    Mask-shift-aware RC extraction for double patterning design 有权
    面罩移位感知RC提取双图案设计

    公开(公告)号：US08252489B2

    公开(公告)日：2012-08-28

    申请号：US13167905

    申请日：2011-06-24

    申请人： Ke-Ying Su ,  Chung-Hsing Wang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    发明人： Ke-Ying Su ,  Chung-Hsing Wang ,  Jui-Feng Kuan ,  Hsiao-Shu Chao ,  Yi-Kan Cheng

    IPC分类号： G03F9/00 ,  G06F17/50

    CPC分类号： G06F17/5081 ,  G03F1/70 ,  G03F7/70433 ,  G03F7/70466 ,  G06F17/5036

    摘要： A method includes providing a layout of an integrated circuit design, and generating a plurality of double patterning decompositions from the layout, with each of the plurality of double patterning decompositions including patterns separated to a first mask and a second mask of a double patterning mask set. A maximum shift between the first and the second masks is determined, wherein the maximum shift is a maximum expected mask shift in a manufacturing process for implementing the layout on a wafer. For each of the plurality of double patterning decompositions, a worst-case performance value is simulated using mask shifts within a range defined by the maximum shift. The step of simulating the worst-case performance includes calculating capacitance values corresponding to mask shifts, and the capacitance values are calculated using a high-order equation or a piecewise equation.

    摘要翻译： 一种方法包括提供集成电路设计的布局，以及从布局生成多个双重图案化分解，多个双重图案化分解中的每一个包括分离到第一掩模的图案和双图案掩模组的第二掩模 。 确定第一和第二掩模之间的最大偏移，其中最大偏移是用于在晶片上实现布局的制造过程中的最大预期掩模移位。 对于多个双重图案化分解中的每一个，使用由最大偏移限定的范围内的掩模移位来模拟最坏情况的性能值。 模拟最坏情况性能的步骤包括计算与掩模移位相对应的电容值，并且使用高阶方程或分段方程计算电容值。

    System and method for reducing layout-dependent effects
    6.
    发明授权
    System and method for reducing layout-dependent effects 有权
    减少与布局有关的影响的系统和方法

    公开(公告)号：US08621409B2

    公开(公告)日：2013-12-31

    申请号：US13459288

    申请日：2012-04-30

    申请人： Hui Yu Lee ,  Feng Wei Kuo ,  Ching-Shun Yang ,  Yi-Kan Cheng ,  Jui-Feng Kuan

    发明人： Hui Yu Lee ,  Feng Wei Kuo ,  Ching-Shun Yang ,  Yi-Kan Cheng ,  Jui-Feng Kuan

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F17/5081

    摘要： A method includes extracting a first netlist from a first layout of a semiconductor circuit and estimating layout-dependent effect data based on the first netlist. A first simulation of the semiconductor circuit is performed based on the first netlist using an electronic design automation tool, and a second simulation of the semiconductor circuit is performed based on a circuit schematic using the electronic design automation tool. A weight and a sensitivity of the at least one layout-dependent effect are calculated, and the first layout of the semiconductor circuit is adjusted based on the weight and the sensitivity to provide a second layout of the semiconductor circuit. The second layout is stored in a non-transient storage medium.

    摘要翻译： 一种方法包括从半导体电路的第一布局提取第一网表并基于第一网表估计与布局有关的效果数据。 基于使用电子设计自动化工具的第一网表执行半导体电路的第一仿真，并且基于使用电子设计自动化工具的电路示意图来执行半导体电路的第二仿真。 计算至少一个与布局相关的效果的重量和灵敏度，并且基于重量和灵敏度来调整半导体电路的第一布局以提供半导体电路的第二布局。 第二布局存储在非瞬态存储介质中。

    Method of circuit design yield analysis
    7.
    发明授权
    Method of circuit design yield analysis 有权
    电路设计产量分析方法

    公开(公告)号：US08601416B2

    公开(公告)日：2013-12-03

    申请号：US13535709

    申请日：2012-06-28

    申请人： Chin-Cheng Kuo ,  Wei-Yi Hu ,  Jui-Feng Kuan ,  Yi-Kan Cheng

    发明人： Chin-Cheng Kuo ,  Wei-Yi Hu ,  Jui-Feng Kuan ,  Yi-Kan Cheng

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5036 ,  G06F2217/10

    摘要： A method includes (a) generating a set of samples, each sample representing a respective set of semiconductor fabrication process variation values; (b) selecting a first subset of the set of samples based on a probability of the set of semiconductor fabrication process variation values corresponding to each sample; (c) estimating a yield measure for a semiconductor product based on relative sizes of the set of samples and the first subset, without performing a Monte Carlo simulation; and (d) outputting an indication that a design modification is appropriate, if the estimated yield measure is below a specification yield value.

    摘要翻译： 一种方法包括（a）产生一组样本，每个样本表示相应的一组半导体制造工艺变化值; （b）基于与每个样本相对应的半导体制造工艺变化值的集合的概率来选择该组样本的第一子集; （c）在不执行蒙特卡罗模拟的情况下，基于所述一组样本和所述第一子集的相对大小来估计半导体产品的屈服度量; 以及（d）如果估计的收益率测量低于规格收益率值，则输出设计修改适当的指示。