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    Microprocessor point-to-point communication
    1.
    发明授权
    Microprocessor point-to-point communication 失效
    微处理器点对点通信

    公开(公告)号：US5634043A

    公开(公告)日：1997-05-27

    申请号：US295556

    申请日：1994-08-25

    申请人： Keith-Michael W. Self ,  Craig B. Peterson ,  James A. Sutton, II ,  John A. Urbanski ,  George W. Cox ,  Linda J. Rankin ,  David W. Archer ,  Shekhar Y. Borkar

    发明人： Keith-Michael W. Self ,  Craig B. Peterson ,  James A. Sutton, II ,  John A. Urbanski ,  George W. Cox ,  Linda J. Rankin ,  David W. Archer ,  Shekhar Y. Borkar

    IPC分类号： G06F15/173 ,  G06F1/10 ,  G06F1/12

    CPC分类号： G06F15/17381

    摘要： A computer system having at least a first microprocessor for processing information and a first memory coupled to the first microprocessor via a first point-to-point interface. The first point-to-point interface provides communication of signals between the first microprocessor and the first memory irrespective of the phase of the signals received by either the first microprocessor or the first memory. The first point-to-point interface includes a first point-to-point circuit in the microprocessor for receiving the signals from the first memory. The first point-to-point circuit and the microprocessor comprise a single integrated circuit in some implemented embodiments, providing ease of construction and design of systems having a variety of topologies. A second microprocessor may also be coupled to the first memory via a second point-to-point interface, the first microprocessor and the second microprocessor sharing the first memory for storage of information used by the first microprocessor and the second microprocessor. In this configuration, the first memory may include a duplicate cache store for the first microprocessor and the second microprocessor, in order to provide cache consistency for the two processors. The system may also include a first input-output device coupled via a second point-to-point interface to the first memory. A variety of topologies of processors, memories and input/output devices may be designed into "clusters" wherein each cluster communicated with one another for accesses, remote and local, for accessing input/output devices, and for maintaining cache consistency.

    摘要翻译： 一种具有用于处理信息的至少第一微处理器和经由第一点对点接口耦合到第一微处理器的第一存储器的计算机系统。 第一点对点接口提供第一微处理器和第一存储器之间的信号通信，而与第一微处理器或第一存储器接收的信号的相位无关。 第一点对点接口包括用于接收来自第一存储器的信号的微处理器中的第一点对点电路。 第一点对点电路和微处理器在一些实现的实施例中包括单个集成电路，提供具有各种拓扑的系统的构造和设计的容易性。 第二微处理器还可以经由第二点对点接口耦合到第一存储器，第一微处理器和第二微处理器共享第一存储器以存储由第一微处理器和第二微处理器使用的信息。 在该配置中，第一存储器可以包括用于第一微处理器和第二微处理器的重复高速缓存存储器，以便为两个处理器提供高速缓存一致性。 该系统还可以包括经由第二点对点接口耦合到第一存储器的第一输入 - 输出设备。 处理器，存储器和输入/输出设备的各种拓扑可以被设计成“群集”，其中每个群集彼此通信用于访问远程和本地，用于访问输入/输出设备，以及用于维持高速缓存的一致性。

    Scalable distributed memory and I/O multiprocessor system
    2.
    发明授权
    Scalable distributed memory and I/O multiprocessor system 有权
    可扩展分布式内存和I / O多处理器系统

    公开(公告)号：US08745306B2

    公开(公告)日：2014-06-03

    申请号：US13590936

    申请日：2012-08-21

    申请人： Linda J. Rankin ,  Paul R. Pierce ,  Gregory E. Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard H. Hofsheier ,  Nitin Y. Borkar

    发明人： Linda J. Rankin ,  Paul R. Pierce ,  Gregory E. Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard H. Hofsheier ,  Nitin Y. Borkar

    IPC分类号： G06F13/00

    CPC分类号： G06F13/4022 ,  G06F13/4027

    摘要： A multiprocessor system comprises at least one processing module, at least one I/O module, and an interconnect network to connect the at least one processing module with the at least one input/output module. In an example embodiment, the interconnect network comprises at least two bridges to send and receive transactions between the input/output modules and the processing module. The interconnect network further comprises at least two crossbar switches to route the transactions over a high bandwidth switch connection. Using embodiments of the interconnect network allows high bandwidth communication between processing modules and I/O modules. Standard processing module hardware can be used with the interconnect network without modifying the BIOS or the operating system. Furthermore, using the interconnect network of embodiments of the present invention is non-invasive to the processor motherboard. The processor memory bus, clock, and reset logic all remain intact.

    摘要翻译： 多处理器系统包括至少一个处理模块，至少一个I / O模块和互连网络，以将所述至少一个处理模块与所述至少一个输入/输出模块连接。 在示例实施例中，互连网络包括用于在输入/输出模块和处理模块之间发送和接收事务的至少两个桥。 互连网络还包括至少两个交叉开关以通过高带宽交换机连接路由交易。 使用互连网络的实施例允许处理模块和I / O模块之间的高带宽通信。 标准处理模块硬件可以与互连网络一起使用，而无需修改BIOS或操作系统。 此外，使用本发明的实施例的互连网络对于处理器主板是非侵入性的。 处理器内存总线，时钟和复位逻辑都保持不变。

    Methods and apparatus for thermal management of an integrated circuit die
    5.
    发明授权
    Methods and apparatus for thermal management of an integrated circuit die 有权
    集成电路管芯的热管理方法和装置

    公开(公告)号：US07158911B2

    公开(公告)日：2007-01-02

    申请号：US10821822

    申请日：2004-04-09

    申请人： Stephen H. Gunther ,  Frank Binns ,  Jack D. Pippin ,  Linda J. Rankin ,  Edward A. Burton ,  Douglas M. Carmean ,  John M. Bauer

    发明人： Stephen H. Gunther ,  Frank Binns ,  Jack D. Pippin ,  Linda J. Rankin ,  Edward A. Burton ,  Douglas M. Carmean ,  John M. Bauer

    IPC分类号： H01L31/58

    CPC分类号： G06F1/206 ,  G01K7/015 ,  G06F1/3237 ,  G06F1/324 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/128 ,  Y02D10/16 ,  Y02D10/172

    摘要： An integrated, on-chip thermal management system providing closed-loop temperature control of an IC device and methods of performing thermal management of an IC device. The thermal management system comprises a temperature detection element, a power modulation element, a control element, and a visibility element. The temperature detection element includes a temperature sensor for detecting die temperature. The power modulation element may reduce the power consumption of an IC device by directly lowering the power consumption of the IC device, by limiting the speed at which the IC device executes instructions, by limiting the number of instructions executed by the IC device, or by a combination of these techniques. The control element allows for control over the behavior of the thermal management system, and the visibility element allows external devices to monitor the status of the thermal management system.

    摘要翻译： 集成的片上热管理系统，提供IC器件的闭环温度控制和执行IC器件热管理的方法。 热管理系统包括温度检测元件，功率调制元件，控制元件和可见度元件。 温度检测元件包括用于检测管芯温度的温度传感器。 功率调制元件可以通过直接降低IC器件的功耗来限制IC器件执行指令的速度，通过限制由IC器件执行的指令的数量，或通过 这些技术的组合。 控制元件允许控制热管理系统的行为，并且可见性元件允许外部设备监视热管理系统的状态。

    Scalable distributed memory and I/O multiprocessor system
    6.
    发明授权
    Scalable distributed memory and I/O multiprocessor system 有权
    可扩展分布式内存和I / O多处理器系统

    公开(公告)号：US07058750B1

    公开(公告)日：2006-06-06

    申请号：US09569100

    申请日：2000-05-10

    申请人： Linda J. Rankin ,  Paul R. Pierce ,  Gregory E. Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard H. Hofsheier ,  Nitin Y. Borkar

    发明人： Linda J. Rankin ,  Paul R. Pierce ,  Gregory E. Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard H. Hofsheier ,  Nitin Y. Borkar

    IPC分类号： G06F13/00

    CPC分类号： G06F13/4022 ,  G06F13/4027

    摘要： A multiprocessor system comprises at least one processing module, at least one I/O module, and an interconnect network to connect the at least one processing module with the at least one input/output module. In an example embodiment, the interconnect network comprises at least two bridges to send and receive transactions between the input/output modules and the processing module The interconnect network further comprises at least two crossbar switches to route the transactions over a high bandwidth switch connection. Using embodiments of the interconnect network allows high bandwidth communication between processing modules and I/O modules Standard processing module hardware can be used with the interconnect network without modifying the BIOS or the operating system. Furthermore, using the interconnect network of embodiments of the present invention is non-invasive to the processor motherboard. The processor memory bus, clock, and reset logic all remain intact.

    摘要翻译： 多处理器系统包括至少一个处理模块，至少一个I / O模块和互连网络，以将所述至少一个处理模块与所述至少一个输入/输出模块连接。 在示例实施例中，互连网络包括用于在输入/输出模块和处理模块之间发送和接收事务的至少两个桥接器。互连网络还包括至少两个交叉开关以通过高带宽交换机连接路由交易。 使用互连网络的实施例允许处理模块和I / O模块之间的高带宽通信标准处理模块硬件可以与互连网络一起使用，而无需修改BIOS或操作系统。 此外，使用本发明的实施例的互连网络对于处理器主板是非侵入性的。 处理器内存总线，时钟和复位逻辑都保持不变。

    Domain partitioning in a multi-node system
    7.
    发明授权
    Domain partitioning in a multi-node system 失效
    多节点系统中的域分区

    公开(公告)号：US06915370B2

    公开(公告)日：2005-07-05

    申请号：US10029554

    申请日：2001-12-20

    申请人： Linda J. Rankin ,  Kai Cheng

    发明人： Linda J. Rankin ,  Kai Cheng

    IPC分类号： G06F13/40 ,  G06F13/00

    CPC分类号： G06F13/4022

    摘要： A multi-port switch is incorporated into a multi-node computer system and at least a first port of the multi-port switch is assigned to a first domain.

    摘要翻译： 多端口交换机被并入到多节点计算机系统中，多端口交换机的至少第一端口被分配给第一域。

    Method and apparatus for error detection and correction of data transferred between a CPU and system memory
    8.
    发明授权
    Method and apparatus for error detection and correction of data transferred between a CPU and system memory 失效
    用于在CPU和系统存储器之间传输的数据的错误检测和校正的方法和装置

    公开(公告)号：US5455939A

    公开(公告)日：1995-10-03

    申请号：US350719

    申请日：1994-12-07

    申请人： Linda J. Rankin ,  Mark A. Gonzales

    发明人： Linda J. Rankin ,  Mark A. Gonzales

    IPC分类号： G06F11/10 ,  G06F11/34

    CPC分类号： G06F11/1064 ,  G06F11/10

    摘要： A method and apparatus for detecting and correcting errors in data transferred between a CPU and system memory. System memory typically has a number of dynamic random access memory (DRAM) devices that each have a block of memory cells. The DRAM also has an internal cache that contains a row of memory from a main memory block. Both the cache and block of memory cells contain vertical and horizontal parity bits. Each byte of data bits has an associated horizontal parity bit. Similarly a group of data bits having the same bit position will have an associated vertical parity bit. The parity bits are used to detect and correct errors in data transmissions between a CPU and system memory The cache includes arrays of exclusive OR (XOR) gates that can update the vertical parity bits when one or more bytes of data are written into the DRAM.

    摘要翻译： 一种用于检测和校正在CPU和系统存储器之间传送的数据中的错误的方法和装置。 系统存储器通常具有多个动态随机存取存储器（DRAM）设备，每个动态随机存取存储器（DRAM）设备具有一块存储器单元。 DRAM还具有包含来自主存储器块的一行存储器的内部高速缓存。 存储器单元的高速缓存和块都包含垂直和水平奇偶校验位。 数据位的每个字节都有一个关联的水平奇偶校验位。 类似地，具有相同位位置的一组数据位将具有相关联的垂直奇偶校验位。 奇偶校验位用于检测和校正CPU和系统存储器之间的数据传输中的错误。高速缓存包括异或（XOR）门阵列，当一个或多个数据字节写入DRAM时，可以更新垂直奇偶校验位。

    Scalable distributed memory and I/O multiprocessor system
    9.
    发明授权
    Scalable distributed memory and I/O multiprocessor system 有权
    可扩展分布式内存和I / O多处理器系统

    公开(公告)号：US08255605B2

    公开(公告)日：2012-08-28

    申请号：US13076041

    申请日：2011-03-30

    申请人： Linda J. Rankin ,  Paul R. Pierce ,  Gregory E. Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard H Hofsheier ,  Nitin Y. Borkar

    发明人： Linda J. Rankin ,  Paul R. Pierce ,  Gregory E. Dermer ,  Wen-Hann Wang ,  Kai Cheng ,  Richard H Hofsheier ,  Nitin Y. Borkar

    IPC分类号： G06F13/00

    CPC分类号： G06F13/4022 ,  G06F13/4027

    摘要： A multiprocessor system comprises at least one processing module, at least one I/O module, and an interconnect network to connect the at least one processing module with the at least one input/output module. In an example embodiment, the interconnect network comprises at least two bridges to send and receive transactions between the input/output modules and the processing module. The interconnect network further comprises at least two crossbar switches to route the transactions over a high bandwidth switch connection. Using embodiments of the interconnect network allows high bandwidth communication between processing modules and I/O modules. Standard processing module hardware can be used with the interconnect network without modifying the BICS or the operating system. Furthermore, using the interconnect network of embodiments of the present invention is non-invasive to the processor motherboard. The processor memory bus, clock, and reset logic all remain intact.

    摘要翻译： 多处理器系统包括至少一个处理模块，至少一个I / O模块和互连网络，以将所述至少一个处理模块与所述至少一个输入/输出模块连接。 在示例实施例中，互连网络包括用于在输入/输出模块和处理模块之间发送和接收事务的至少两个桥。 互连网络还包括至少两个交叉开关以通过高带宽交换机连接路由交易。 使用互连网络的实施例允许处理模块和I / O模块之间的高带宽通信。 标准处理模块硬件可以与互连网络一起使用，而无需修改BICS或操作系统。 此外，使用本发明的实施例的互连网络对于处理器主板是非侵入性的。 处理器内存总线，时钟和复位逻辑都保持不变。