公开(公告)号：US20080238541A1

公开(公告)日：2008-10-02

申请号：US11695017

申请日：2007-03-31

申请人： Luca G. Fasoli ,  Ali K. Al-Shamma ,  Kenneth K. So

发明人： Luca G. Fasoli ,  Ali K. Al-Shamma ,  Kenneth K. So

IPC分类号： H03F3/68 ,  H03F3/60

CPC分类号： G11C7/067 ,  G11C7/02 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/18 ,  G11C8/14

摘要： An exemplary amplifier circuit includes a first group of spatially distributed final amplifier stages having a first configuration, and a second group of spatially distributed final amplifier stages having a second configuration different than the first configuration. Both groups share the same control node for their respective final amplifier stages, and both groups share the same amplifier output node. Each group is typically enabled at a time that the other is disabled. In certain embodiments incorporating a memory array, only one critical analog node must be routed throughout the memory array.

摘要翻译： 示例性放大器电路包括具有第一配置的第一组空间分布的最终放大器级和具有不同于第一配置的第二配置的第二组空间分布的最终放大器级。 两个组对于它们各自的最终放大器级共享相同的控制节点，并且两个组共享相同的放大器输出节点。 每个组通常在另一个被禁用的时间启用。 在结合存储器阵列的某些实施例中，只有一个关键的模拟节点必须被布置在整个存储器阵列中。

公开(公告)号：US07554406B2

公开(公告)日：2009-06-30

申请号：US11695017

申请日：2007-03-31

申请人： Luca G. Fasoli ,  Ali K. Al-Shamma ,  Kenneth K. So

发明人： Luca G. Fasoli ,  Ali K. Al-Shamma ,  Kenneth K. So

IPC分类号： H03F3/60

CPC分类号： G11C7/067 ,  G11C7/02 ,  G11C7/1069 ,  G11C7/1078 ,  G11C7/18 ,  G11C8/14

摘要： An exemplary amplifier circuit includes a first group of spatially distributed final amplifier stages having a first configuration, and a second group of spatially distributed final amplifier stages having a second configuration different than the first configuration. Both groups share the same control node for their respective final amplifier stages, and both groups share the same amplifier output node. Each group is typically enabled at a time that the other is disabled. In certain embodiments incorporating a memory array, only one critical analog node must be routed throughout the memory array.

摘要翻译： 示例性放大器电路包括具有第一配置的第一组空间分布的最终放大器级和具有不同于第一配置的第二配置的第二组空间分布的最终放大器级。 两个组对于它们各自的最终放大器级共享相同的控制节点，并且两个组共享相同的放大器输出节点。 每个组通常在另一个被禁用的时间启用。 在结合存储器阵列的某些实施例中，只有一个关键的模拟节点必须被布置在整个存储器阵列中。

公开(公告)号：US07558140B2

公开(公告)日：2009-07-07

申请号：US11695015

申请日：2007-03-31

申请人： Luca G. Fasoli ,  Ali K. Al-Shamma ,  Kenneth K. So

发明人： Luca G. Fasoli ,  Ali K. Al-Shamma ,  Kenneth K. So

IPC分类号： G11C7/02

CPC分类号： G11C7/1051 ,  G11C5/025 ,  G11C7/067 ,  G11C7/08 ,  G11C7/1042 ,  G11C7/1069 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14

摘要： An exemplary amplifier circuit includes a first group of spatially distributed final amplifier stages having a first configuration, and a second group of spatially distributed final amplifier stages having a second configuration different than the first configuration. Both groups share the same control node for their respective final amplifier stages, and both groups share the same amplifier output node. Each group is typically enabled at a time that the other is disabled. In certain embodiments incorporating a memory array, only one critical analog node must be routed throughout the memory array.

摘要翻译： 示例性放大器电路包括具有第一配置的第一组空间分布的最终放大器级和具有不同于第一配置的第二配置的第二组空间分布的最终放大器级。 两个组对于它们各自的最终放大器级共享相同的控制节点，并且两个组共享相同的放大器输出节点。 每个组通常在另一个被禁用的时间启用。 在结合存储器阵列的某些实施例中，只有一个关键的模拟节点必须被布置在整个存储器阵列中。

公开(公告)号：US20080239839A1

公开(公告)日：2008-10-02

申请号：US11695015

申请日：2007-03-31

申请人： Luca G. Fasoli ,  Ali K. Al-Shamma ,  Kenneth K. So

发明人： Luca G. Fasoli ,  Ali K. Al-Shamma ,  Kenneth K. So

IPC分类号： G11C7/00

CPC分类号： G11C7/1051 ,  G11C5/025 ,  G11C7/067 ,  G11C7/08 ,  G11C7/1042 ,  G11C7/1069 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14

摘要： An exemplary amplifier circuit includes a first group of spatially distributed final amplifier stages having a first configuration, and a second group of spatially distributed final amplifier stages having a second configuration different than the first configuration. Both groups share the same control node for their respective final amplifier stages, and both groups share the same amplifier output node. Each group is typically enabled at a time that the other is disabled. In certain embodiments incorporating a memory array, only one critical analog node must be routed throughout the memory array.

摘要翻译： 示例性放大器电路包括具有第一配置的第一组空间分布的最终放大器级和具有不同于第一配置的第二配置的第二组空间分布的最终放大器级。 两个组对于它们各自的最终放大器级共享相同的控制节点，并且两个组共享相同的放大器输出节点。 每个组通常在另一个被禁用的时间启用。 在结合存储器阵列的某些实施例中，只有一个关键的模拟节点必须被布置在整个存储器阵列中。

公开(公告)号：US07298665B2

公开(公告)日：2007-11-20

申请号：US11026493

申请日：2004-12-30

申请人： Kenneth K. So ,  Luca G. Fasoli ,  Roy E. Scheuerlein

发明人： Kenneth K. So ,  Luca G. Fasoli ,  Roy E. Scheuerlein

IPC分类号： G11C8/00 ,  G11C7/00

CPC分类号： G11C8/10

摘要： In an embodiment of the invention an integrated circuit includes a memory array having a first plurality of decoded lines traversing across the memory array and a pair of dual-mode decoders, each decoder coupled to each of the plurality of decoded lines a respective location along said decoded lines, such as at opposite ends thereof. Both decoder circuits receive like address information. Normally both decoder circuits operate in a forward decode mode to decode the address information and drive a selected one of the decoded lines. During a test mode, one decoder is enabled in a reverse decode mode while the other decoder remains in a forward decode mode to verify proper decode operation and integrity of the decoded lines between the decoders.

摘要翻译： 在本发明的一个实施例中，集成电路包括存储器阵列，该存储器阵列具有遍及存储器阵列的第一多条解码线和一对双模式解码器，每个解码器耦合到多条解码线中的每条解码线， 解码线，例如在其相对端。 两个解码器电路都接收类似的地址信息。 通常两个解码器电路都以正向解码模式工作，以对地址信息进行解码并驱动所选择的解码行之一。 在测试模式期间，一个解码器以反向解码模式使能，而另一个解码器保持在正向解码模式，以验证解码器之间解码线路的正确解码操作和完整性。

公开(公告)号：US07286439B2

公开(公告)日：2007-10-23

申请号：US11026470

申请日：2004-12-30

申请人： Luca G. Fasoli ,  Kenneth K. So

发明人： Luca G. Fasoli ,  Kenneth K. So

IPC分类号： G11C8/00

CPC分类号： G11C8/10 ,  G11C16/08 ,  Y10T29/49002

摘要： A memory array comprising array lines of first and second types coupled to memory cells includes a first hierarchical decoder circuit for decoding address information and selecting one or more array lines of the first type. The first hierarchical decoder circuit includes at least two hierarchical levels of multi-headed decoder circuits. The first hierarchical decoder circuit may include a first-level decoder circuit for decoding a plurality of address signal inputs and generating a plurality of first-level decoded outputs, a plurality of second-level multi-headed decoder circuits, each respective one coupled to a respective first-level decoded output, each for providing a respective plurality of second-level decoded outputs, and a plurality of third-level multi-headed decoder circuits, each respective one coupled to a respective second-level decoded output, each for providing a respective plurality of third-level decoded outputs coupled to the memory array.

摘要翻译： 包括耦合到存储器单元的第一和第二类型的阵列线的存储器阵列包括用于解码地址信息并选择第一类型的一个或多个阵列线的第一分层解码器电路。 第一分层解码器电路包括至少两个分层级的多头解码器电路。 第一分层解码器电路可以包括用于对多个地址信号输入进行解码并生成多个第一级解码输出的第一级解码器电路，多个第二级多头解码器电路，每个相应的一个耦合到 各自的第一级解码输出，每个用于提供相应的多个第二级解码输出，以及多个第三级多头解码器电路，每个解码器电路分别耦合到相应的二级解码输出，每个用于提供一个 耦合到存储器阵列的相应的多个第三级解码输出。

公开(公告)号：US07633829B2

公开(公告)日：2009-12-15

申请号：US11876563

申请日：2007-10-22

申请人： Luca G. Fasoli ,  Kenneth K. So

发明人： Luca G. Fasoli ,  Kenneth K. So

IPC分类号： G11C7/00

CPC分类号： G11C8/10 ,  G11C16/08 ,  Y10T29/49002

摘要： A memory array comprising array lines of first and second types coupled to memory cells includes a first hierarchical decoder circuit for decoding address information and selecting one or more array lines of the first type. The first hierarchical decoder circuit includes at least two hierarchical levels of multi-headed decoder circuits. The first hierarchical decoder circuit may include a first-level decoder circuit for decoding a plurality of address signal inputs and generating a plurality of first-level decoded outputs, a plurality of second-level multi-headed decoder circuits, each respective one coupled to a respective first-level decoded output, each for providing a respective plurality of second-level decoded outputs, and a plurality of third-level multi-headed decoder circuits, each respective one coupled to a respective second-level decoded output, each for providing a respective plurality of third-level decoded outputs coupled to the memory array.

摘要翻译： 包括耦合到存储器单元的第一和第二类型的阵列线的存储器阵列包括用于解码地址信息并选择第一类型的一个或多个阵列线的第一分层解码器电路。 第一分层解码器电路包括至少两个分层级的多头解码器电路。 第一分层解码器电路可以包括用于对多个地址信号输入进行解码并生成多个第一级解码输出的第一级解码器电路，多个第二级多头解码器电路，每个相应的一个耦合到 各自的第一级解码输出，每个用于提供相应的多个第二级解码输出，以及多个第三级多头解码器电路，每个解码器电路分别耦合到相应的二级解码输出，每个用于提供一个 耦合到存储器阵列的相应的多个第三级解码输出。

公开(公告)号：US07218570B2

公开(公告)日：2007-05-15

申请号：US11015440

申请日：2004-12-17

申请人： Kenneth K. So ,  Luca G. Fasoli ,  Roy E. Scheuerlein

发明人： Kenneth K. So ,  Luca G. Fasoli ,  Roy E. Scheuerlein

IPC分类号： G11C8/00

CPC分类号： G11C5/063 ,  G11C11/1653 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1677

摘要： An apparatus is disclosed comprising a plurality of word lines and word line drivers, a plurality of bit lines and bit line drivers, and a plurality of memory cells coupled between respective word lines and bit lines. The apparatus also comprises circuitry operative to select a writing and/or reading condition to apply to a memory cell based on the memory cell's location with respect to one or both of a word line driver and a bit line driver. The apparatus can also comprise circuitry that is operative to select a number of memory cells to be programmed in parallel based on memory cell location with respect to a word line and/or bit line driver.

摘要翻译： 公开了一种包括多个字线和字线驱动器，多个位线和位线驱动器以及耦合在各个字线和位线之间的多个存储器单元的装置。 该装置还包括电路，用于基于相对于字线驱动器和位线驱动器中的一个或两者的存储单元的位置来选择写入和/或读取条件以应用于存储器单元。 该装置还可以包括电路，其可操作以基于相对于字线和/或位线驱动器的存储器单元位置来并行地选择要编程的多个存储器单元。

公开(公告)号：US08279704B2

公开(公告)日：2012-10-02

申请号：US12895523

申请日：2010-09-30

申请人： Roy E. Scheuerlein ,  Luca G. Fasoli

发明人： Roy E. Scheuerlein ,  Luca G. Fasoli

IPC分类号： G11C8/00

CPC分类号： G11C7/18 ,  G11C7/1048 ,  G11C8/08 ,  G11C8/12 ,  G11C8/14

摘要： Circuits and methods are described for decoding exemplary memory arrays of programmable and, in some embodiments, re-writable passive element memory cells, which are particularly useful for extremely dense three-dimensional memory arrays having more than one memory plane. In addition, circuits and methods are described for selecting one or more array blocks of such a memory array, for selecting one or more word lines and bit lines within selected array blocks, for conveying data information to and from selected memory cells within selected array blocks, and for conveying unselected bias conditions to unselected array blocks.

摘要翻译： 描述了用于解码可编程的示例性存储器阵列的电路和方法，在一些实施例中，可重写无源元件存储器单元，其对于具有多于一个存储器平面的非常密集的三维存储器阵列特别有用。 此外，描述了用于选择这种存储器阵列的一个或多个阵列块的电路和方法，用于选择所选择的阵列块内的一个或多个字线和位线，用于将数据信息传送到选定的阵列块内的选定的存储器单元 并且用于将未选择的偏置条件传送到未选择的阵列块。

公开(公告)号：US08059447B2

公开(公告)日：2011-11-15

申请号：US12339338

申请日：2008-12-19

申请人： Roy E. Scheuerlein ,  Luca G. Fasoli ,  Tianhong Yan

发明人： Roy E. Scheuerlein ,  Luca G. Fasoli ,  Tianhong Yan

IPC分类号： G11C11/00

CPC分类号： G11C13/0007 ,  G11C7/12 ,  G11C7/22 ,  G11C13/0026 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/009 ,  G11C2213/32 ,  G11C2213/34 ,  G11C2213/71

摘要： A memory system includes a substrate, control circuitry on the substrate, a three dimensional memory array (above the substrate) that includes a plurality of memory cells with reversible resistance-switching elements, and circuits for limiting the SET current for the reversible resistance-switching elements. The circuits for limiting the SET current provide a charge on one or more bit lines that is not sufficient to SET the memory cells, and then discharge the bit lines through the memory cells in order to SET the memory cells.

摘要翻译： 存储器系统包括衬底，衬底上的控制电路，包括具有可逆电阻切换元件的多个存储器单元的三维存储器阵列（衬底上方），以及用于限制用于可逆电阻切换的SET电流的电路 元素。 用于限制SET电流的电路在不足以设置存储器单元的一个或多个位线上提供电荷，然后通过存储器单元放电位线以设置存储器单元。