公开(公告)号：US20130178054A1

公开(公告)日：2013-07-11

申请号：US13781727

申请日：2013-02-28

申请人： MEHUL D. SHROFF ,  MARK D. HALL

发明人： MEHUL D. SHROFF ,  MARK D. HALL

IPC分类号： H01L21/28

CPC分类号： H01L21/28008 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11539 ,  H01L27/11573 ,  Y10S977/773

摘要： Methods of making a logic transistor in a logic region and an NVM cell in an NVM region of a substrate include forming a conductive layer on a gate dielectric, patterning the conductive layer over the NVM region, removing the conductive layer over the logic region, forming a dielectric layer over the NVM region, forming a protective layer over the dielectric layer, removing the dielectric layer and the protective layer from the logic region, forming a high-k dielectric layer over the logic region and a remaining portion of the protective layer, and forming a first metal layer over the high-k dielectric layer. The first metal layer, the high-k dielectric, and the remaining portion of the protective layer are removed over the NVM region. A conductive layer is deposited over the remaining portions of the dielectric layer and over the first metal layer, and the conductive layer is patterned.

摘要翻译： 制造逻辑区域中的逻辑晶体管和衬底的NVM区域中的NVM单元的方法包括在栅极电介质上形成导电层，在NVM区域上形成导电层，在逻辑区域上去除导电层，形成 在NVM区域上的电介质层，在电介质层上形成保护层，从逻辑区域去除电介质层和保护层，在逻辑区域上形成高k电介质层，在保护层的剩余部分形成高介电常数， 以及在所述高k电介质层上形成第一金属层。 在NVM区域上去除第一金属层，高k电介质和保护层的剩余部分。 导电层沉积在电介质层的剩余部分上并在第一金属层之上，并且导电层被图案化。

公开(公告)号：US20120273857A1

公开(公告)日：2012-11-01

申请号：US13096543

申请日：2011-04-28

申请人： MARK D. HALL ,  MEHUL D. SHROFF

发明人： MARK D. HALL ,  MEHUL D. SHROFF

IPC分类号： H01L27/06 ,  H01L29/02

CPC分类号： H01L27/0805 ,  H01L23/5223 ,  H01L27/0629 ,  H01L27/0811 ,  H01L28/92 ,  H01L2924/0002 ,  H01L2924/00

摘要： A capacitor structure includes a conductive region; a first dielectric layer over the conductive region; a conductive material within the first dielectric layer, wherein the conductive material is on the conductive region and forms a first plate electrode of the capacitor structure; an insulating layer within the first dielectric layer and surrounding the conductive material; a first conductive layer within the first dielectric layer and surrounding the insulating layer, wherein the first conductive layer forms a second plate electrode of the capacitor structure; a second conductive layer laterally extending from the first conductive layer at a top surface of the first dielectric layer; a second dielectric layer over the first dielectric layer; and a third conductive layer within the second dielectric layer and on the conductive material.

摘要翻译： 电容器结构包括导电区域; 在导电区域上的第一介电层; 在所述第一电介质层内的导电材料，其中所述导电材料在所述导电区域上并形成所述电容器结构的第一平板电极; 第一介电层内的绝缘层，并围绕导电材料; 所述第一导电层在所述第一介电层内并且包围所述绝缘层，其中所述第一导电层形成所述电容器结构的第二平板电极; 在第一介电层的顶表面处从第一导电层横向延伸的第二导电层; 第一电介质层上的第二电介质层; 以及在第二介电层内和导电材料上的第三导电层。

公开(公告)号：US20160109506A1

公开(公告)日：2016-04-21

申请号：US14514449

申请日：2014-10-15

申请人： MARK D. HALL ,  STEVEN G.H. ANDERSON ,  MEHUL D. SHROFF

发明人： MARK D. HALL ,  STEVEN G.H. ANDERSON ,  MEHUL D. SHROFF

IPC分类号： G01R31/26 ,  H01L21/822 ,  H01L29/06 ,  H01L27/08 ,  H01L29/66

CPC分类号： G01R31/2632 ,  G01R31/2644 ,  G01R31/31816 ,  H01L27/0629

摘要： A semiconductor device includes a substrate, first electronic circuitry formed on the substrate, a first diode buried in the substrate under the first electronic circuitry, and a first fault detection circuit coupled to the first diode to detect energetic particle strikes on the first electronic circuitry.

摘要翻译： 半导体器件包括衬底，形成在衬底上的第一电子电路，埋在第一电子电路下的衬底中的第一二极管，以及耦合到第一二极管以检测第一电子电路上的能量粒子撞击的第一故障检测电路。

公开(公告)号：US20140120713A1

公开(公告)日：2014-05-01

申请号：US13661157

申请日：2012-10-26

申请人： MEHUL D. SHROFF ,  MARK D. HALL ,  Frank K. Baker, JR.

发明人： MEHUL D. SHROFF ,  MARK D. HALL ,  Frank K. Baker, JR.

IPC分类号： H01L21/28

CPC分类号： H01L21/28273 ,  H01L21/28282 ,  H01L27/11534 ,  H01L27/11536 ,  H01L27/11573 ,  H01L29/66545

摘要： An oxide-containing layer is formed directly on a semiconductor layer in an NVM region, and a first partial layer of a first material is formed over the oxide-containing layer in the NVM region. A first high-k dielectric layer is formed directly on the semiconductor layer in a logic region. A first conductive layer is formed over the first dielectric layer in the logic region. A second partial layer of the first material is formed directly on the first partial layer in the NVM region and over the first conductive layer in the logic region. A logic device is formed in the logic region. An NVM cell is formed in the NVM region, wherein the first and second partial layer together are used to form one of a charge storage layer if the cell is a floating gate cell or a select gate if the cell is a split gate cell.

摘要翻译： 直接在NVM区域的半导体层上形成含氧化物层，在NVM区域的氧化物含有层上形成第一材料的第一部分层。 第一高k电介质层直接形成在逻辑区域中的半导体层上。 第一导电层形成在逻辑区域中的第一介电层上。 第一材料的第二部分层直接形成在NVM区域中的第一部分层上并且在逻辑区域中的第一导电层上方。 在逻辑区域中形成逻辑器件。 NVM单元形成在NVM区域中，其中如果单元是浮动栅极单元或单元是分裂栅极单元，则第一和第二部分层一起用于形成电荷存储层之一。

公开(公告)号：US20120104483A1

公开(公告)日：2012-05-03

申请号：US12915726

申请日：2010-10-29

申请人： MEHUL D. SHROFF ,  Mark D. Hall

发明人： MEHUL D. SHROFF ,  Mark D. Hall

IPC分类号： H01L29/792 ,  H01L21/336 ,  B82Y30/00

CPC分类号： H01L21/28008 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11539 ,  H01L27/11573 ,  Y10S977/773

摘要： A method of making a logic transistor in a logic region of a substrate and a non-volatile memory cell in an NVM region of the substrate includes forming a gate dielectric layer on the substrate. A first polysilicon layer is formed on the gate dielectric. The first polysilicon layer is formed over the NVM region and removing the first polysilicon layer over the logic region. A dielectric layer is formed over the NVM region including the first polysilicon layer and over the logic region. A protective layer is formed over the dielectric layer. The dielectric layer and the protective layer are removed from the logic region to leave a remaining portion of the dielectric layer and a remaining portion of the protective layer over the NVM region. A high-k dielectric layer is formed over the logic region and the remaining portion of the protective layer. A first metal layer is formed over the high K dielectric layer. The first metal layer, the high K dielectric, and the remaining portion of the protective layer are removed over the NVM region to leave a remaining portion of the first metal layer and a remaining portion of the high K dielectric layer over the logic region. A conductive layer is deposited over the remaining portion of the dielectric layer and over the first metal layer. The NVM cell and the logic transistor are formed and this includes patterning the conductive layer.

摘要翻译： 在衬底的NVM区域中的衬底和非易失性存储单元的逻辑区域中制造逻辑晶体管的方法包括在衬底上形成栅极电介质层。 在栅极电介质上形成第一多晶硅层。 在NVM区域上形成第一多晶硅层，并在逻辑区域上去除第一多晶硅层。 在包括第一多晶硅层和逻辑区域的NVM区域上形成介电层。 在电介质层上形成保护层。 从逻辑区域去除电介质层和保护层，以留下介电层的剩余部分和保护层的剩余部分在NVM区域上。 在逻辑区域和保护层的剩余部分上形成高k电介质层。 在高K电介质层上形成第一金属层。 在NVM区域上去除第一金属层，高K电介质和保护层的剩余部分，以在逻辑区域上留下第一金属层的剩余部分和高K电介质层的剩余部分。 导电层沉积在电介质层的剩余部分上并在第一金属层上方。 形成NVM单元和逻辑晶体管，这包括图案化导电层。

公开(公告)号：US20130137227A1

公开(公告)日：2013-05-30

申请号：US13307719

申请日：2011-11-30

申请人： MEHUL D. SHROFF ,  Mark D. Hall

发明人： MEHUL D. SHROFF ,  Mark D. Hall

IPC分类号： H01L21/8238 ,  H01L21/336

CPC分类号： H01L21/823842 ,  H01L27/11546 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/66825 ,  H01L29/7881

摘要： A method includes forming a gate dielectric over a substrate in an NVM region and a logic region; forming a first conductive layer over the gate dielectric in the NVM region and the logic region; patterning the first conductive layer in the NVM region to form a select gate; forming a charge storage layer over the select gate in the NVM region and the first conductive layer in the logic region; forming a second conductive layer over the charge storage layer in the NVM region and the logic region; removing the second conductive layer and the charge storage layer from the logic region; patterning the first conductive layer in the logic region to form a first logic gate; and after forming the first logic gate, patterning the second conductive layer in the NVM region to form a control gate which overlaps a sidewall of the select gate.

摘要翻译： 一种方法包括在NVM区域和逻辑区域中的衬底上形成栅极电介质; 在NVM区域和逻辑区域中的栅极电介质上形成第一导电层; 图案化NVM区域中的第一导电层以形成选择栅极; 在NVM区域的选择栅极和逻辑区域中的第一导电层上形成电荷存储层; 在NVM区域和逻辑区域中的电荷存储层上形成第二导电层; 从所述逻辑区域去除所述第二导电层和所述电荷存储层; 图案化逻辑区域中的第一导电层以形成第一逻辑门; 并且在形成第一逻辑门之后，对NVM区域中的第二导电层进行构图以形成与选择栅极的侧壁重叠的控制栅极。

公开(公告)号：US20120068305A1

公开(公告)日：2012-03-22

申请号：US12886859

申请日：2010-09-21

申请人： MEHUL D. SHROFF ,  Mark D. Hall

发明人： MEHUL D. SHROFF ,  Mark D. Hall

IPC分类号： H01L27/08 ,  H01L21/02

CPC分类号： H01L28/87 ,  H01L23/5223 ,  H01L2924/0002 ,  H01L2924/00

摘要： An active device region is formed in and on a semiconductor substrate. An interconnect layer is formed over the active device region, wherein the interconnect layer comprises a first dielectric material having a first dielectric constant, a first metal interconnect in the first dielectric material, and a second metal interconnect in the first dielectric material and laterally spaced apart from the first metal interconnect. A portion of the first dielectric material is removed such that a remaining portion of the first dielectric material remains within the interconnect layer, wherein the removed portion is removed from a location between the first and second metal interconnects. The location between the first and second metal interconnects from which the portion of the first dielectric material was removed is filled with a second dielectric material having a second dielectric constant, the second dielectric constant being higher than the first dielectric constant.

摘要翻译： 在半导体衬底上形成有源器件区域。 互连层形成在有源器件区域上，其中互连层包括具有第一介电常数的第一介电材料，第一电介质材料中的第一金属互连和第一介电材料中的第二金属互连，并且横向间隔开 从第一个金属互连。 去除第一介电材料的一部分，使得第一电介质材料的剩余部分保留在互连层内，其中去除部分从第一和第二金属互连之间的位置移除。 第一和第二金属互连之间的第一介电材料部分被去除的位置用第二介电常数填充，第二介电常数高于第一介电常数。

公开(公告)号：US20150249140A1

公开(公告)日：2015-09-03

申请号：US14195299

申请日：2014-03-03

申请人： MEHUL D. SHROFF ,  MARK D. HALL

发明人： MEHUL D. SHROFF ,  MARK D. HALL

IPC分类号： H01L29/66 ,  H01L21/3213 ,  H01L29/40

CPC分类号： H01L29/66484 ,  H01L21/28273 ,  H01L21/32139 ,  H01L27/11534 ,  H01L29/401 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/66545 ,  H01L29/66825 ,  H01L29/66833

摘要： A method of forming a semiconductor device includes forming a first gate layer over a substrate in the NVM region and the logic region; forming an opening in the first gate layer in the NVM region; forming a charge storage layer in the opening; forming a control gate over the charge storage layer in the opening; patterning the first gate layer to form a first patterned gate layer portion over the substrate in the logic region and to form a second patterned gate layer portion over the substrate in the NVM region, wherein the second patterned gate layer portion is adjacent the control gate; forming a dielectric layer over the substrate around the first patterned gate layer portion and around the second patterned gate layer portion and the control gate, and replacing the first patterned gate layer portion with a logic gate comprising metal.

摘要翻译： 形成半导体器件的方法包括在NVM区域和逻辑区域中的衬底上形成第一栅极层; 在NVM区域中的第一栅极层中形成开口; 在开口中形成电荷存储层; 在开口中的电荷存储层上形成控制栅极; 图案化第一栅极层以在逻辑区域中的衬底上形成第一图案化栅极层部分，并且在NVM区域中的衬底上形成第二图案化栅极层部分，其中第二图案化栅极层部分与控制栅极相邻; 在所述第一图案化栅极层部分周围以及所述第二图案化栅极层部分和所述控制栅极周围的所述基板上方形成介电层，并用包含金属的逻辑门代替所述第一图案化栅极层部分。

公开(公告)号：US20130264633A1

公开(公告)日：2013-10-10

申请号：US13442142

申请日：2012-04-09

申请人： MARK D. HALL ,  MEHUL D. SHROFF

发明人： MARK D. HALL ,  MEHUL D. SHROFF

IPC分类号： H01L29/792 ,  H01L21/336

CPC分类号： H01L27/04 ,  H01L21/28273 ,  H01L27/11534 ,  H01L27/11575 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/66545 ,  H01L29/66825 ,  H01L29/7881

摘要： A first conductive layer and an underlying charge storage layer are patterned to form a control gate in an NVM region. A first dielectric layer and barrier layer are formed over the control gate. A sacrificial layer is formed over the barrier layer and planarized. A first patterned masking layer is formed over the sacrificial layer and control gate in the NVM region which defines a select gate location laterally adjacent the control gate in the NVM region. A second masking layer is formed in the logic region which defines a logic gate location. Exposed portions of the sacrificial layer are removed such that a first portion remains at the select gate location. A second dielectric layer is formed over the first portion and planarized to expose the first portion. The first portion is removed to result in an opening at the select gate location which exposes the barrier layer.

摘要翻译： 图案化第一导电层和底层电荷存储层，以在NVM区域中形成控制栅极。 第一介电层和阻挡层形成在控制栅上。 在阻挡层上形成牺牲层并进行平坦化。 在NVM区域中的牺牲层和控制栅极上形成第一图案化掩模层，其限定在NVM区域中横向邻近控制栅极的选择栅极位置。 第二掩蔽层形成在限定逻辑门位置的逻辑区域中。 去除牺牲层的暴露部分，使得第一部分保持在选择栅极位置。 在第一部分上形成第二电介质层并将其平坦化以暴露第一部分。 去除第一部分以在选择栅极位置处产生暴露阻挡层的开口。

公开(公告)号：US20120052670A1

公开(公告)日：2012-03-01

申请号：US12872073

申请日：2010-08-31

申请人： MEHUL D. SHROFF

发明人： MEHUL D. SHROFF

IPC分类号： H01L21/28

CPC分类号： H01L29/7881 ,  H01L21/28273 ,  H01L27/11534 ,  H01L27/11546 ,  H01L29/42328 ,  H01L29/42332

摘要： Forming a gate stack of a non-volatile memory (NVM) over a substrate having an NVM region and non-NVM region which does not overlap the NVM region includes forming a select gate layer over the substrate in the NVM and non-NVM regions; simultaneously etching the select gate layer in the NVM and non-NVM regions; forming a charge storage layer over the substrate in the NVM and non-NVM regions; forming a control gate layer over the charge storage layer in the NVM and non-NVM regions; and simultaneously etching the charge storage layer in the NVM and the non-NVM regions. Etching the select gate layer in the NVM region results in a portion of the charge storage layer over a portion of the select gate layer and overlapping a sidewall of the select gate layer and results in a portion of the control gate layer over the portion of the charge storage layer.

摘要翻译： 在具有不与NVM区域重叠的NVM区域和非NVM区域的衬底上形成非易失性存储器（NVM）的栅极堆叠包括在NVM和非NVM区域中的衬底上形成选择栅极层; 同时蚀刻NVM和非NVM区域中的选择栅极层; 在NVM和非NVM区域中的衬底上形成电荷存储层; 在NVM和非NVM区域中的电荷存储层上形成控制栅极层; 同时蚀刻NVM和非NVM区域中的电荷存储层。 蚀刻NVM区域中的选择栅极层导致电荷存储层的一部分在选择栅极层的一部分上并且与选择栅极层的侧壁重叠，并导致控制栅极层的部分在 电荷存储层。