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    Methods for analyzing cells of a cell library
    3.
    发明授权
    Methods for analyzing cells of a cell library 有权
    分析细胞库细胞的方法

    公开(公告)号：US08726217B2

    公开(公告)日：2014-05-13

    申请号：US13010391

    申请日：2011-01-20

    申请人： James B. Gullette

    发明人： James B. Gullette

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081 ,  H01L27/0207

    摘要： Methods and systems are provided for analyzing cells of a cell library used to generate a layout. One exemplary method involves determining a routed connection location utilized in the layout for a pin of the cell for each instance of the cell in the layout. The method continues by determining a utilization metric for the pin of the cell based on the plurality of routed connection locations and a plurality of possible connection locations for the pin, and displaying the utilization metric on a display device.

    摘要翻译： 提供了用于分析用于生成布局的单元库的单元的方法和系统。 一种示例性方法包括确定在布局中针对布局中的单元的每个实例的单元的引脚在布局中使用的路由连接位置。 该方法通过基于多个路由连接位置和针对引脚的多个可能的连接位置确定针对单元的引脚的使用度量，并在显示设备上显示利用度量。

    Method and apparatus for performing a snoop-retry protocol in a data processing system
    4.
    发明授权
    Method and apparatus for performing a snoop-retry protocol in a data processing system 失效
    用于在数据处理系统中执行窥探重试协议的方法和装置

    公开(公告)号：US5506971A

    公开(公告)日：1996-04-09

    申请号：US386252

    申请日：1995-02-09

    申请人： James B. Gullette ,  William C. Moyer ,  Michael J. Garcia

    发明人： James B. Gullette ,  William C. Moyer ,  Michael J. Garcia

    IPC分类号： G06F13/362 ,  G06F12/08 ,  G06F13/364 ,  G06F13/14 ,  G06F13/42

    CPC分类号： G06F12/0831 ,  G06F13/364

    摘要： A data processing system (10) and method for performing a snoop-retry protocol using an arbiter (14). Multiple bus masters (12, 16, 17) are coupled to multiple shared buses (20, 22, 24, 26). Each bus master (12, 16, 17) may initiate a bus transaction ("initiating master"), or snoop the bus transaction ("snooping bus master") occurring on a shared bus (20). When an initiating processor requests access to a dirty cache line in a memory (18), a snooping bus master asserts a shared address retry (ARTRY*) signal to inform the initiating processor to relinquish ownership of the shared bus (20) and retry the bus transaction. Upon detecting the shared ARTRY* signal, all potential bus masters remove their bus requests and ignore any bus grants from the arbiter (14), thus allowing the snooping processor which asserted the ARTRY* signal to gain ownership of the shared bus (20) to perform the snoop copyback. The arbiter (14) provides simple arbitration support to guarantee the update of the memory (18) has the highest priority among masters ( 12, 16, 17).

    摘要翻译： 一种用于使用仲裁器（14）执行窥探重试协议的数据处理系统（10）和方法。 多个总线主机（12,16,17）耦合到多个共享总线（20,22,24,26）。 每个总线主机（12,16,17）可以启动总线事务（“启动主机”），或者窥探在共享总线（20）上发生的总线事务（“窥探总线主控”）。 当启动处理器请求访问存储器（18）中的脏高速缓存行时，窥探总线主机断言共享地址重试（ARTRY *）信号以通知发起处理器放弃共享总线（20）的所有权，并重试 巴士交易。 在检测到共享的ARTRY *信号时，所有可能的总线主控器移除其总线请求并忽略来自仲裁器（14）的任何总线许可，从而允许断言ARTRY *信号的监听处理器获得共享总线（20）的所有权 执行snoop copyback。 仲裁器（14）提供简单的仲裁支持，以保证在主机（12,16,17）中具有最高优先级的存储器（18）的更新。

    Method and apparatus for performing bus arbitration in a data processing system
    5.
    发明授权
    Method and apparatus for performing bus arbitration in a data processing system 失效
    用于在数据处理系统中执行总线仲裁的方法和装置

    公开(公告)号：US5416910A

    公开(公告)日：1995-05-16

    申请号：US218146

    申请日：1994-03-25

    申请人： William C. Moyer ,  James B. Gullette ,  Michael J. Garcia

    发明人： William C. Moyer ,  James B. Gullette ,  Michael J. Garcia

    IPC分类号： G06F13/362 ,  G06F13/36 ,  G06F13/364

    CPC分类号： G06F13/364

    摘要： A data processing system (10) and method for performing bus arbitration protocol using an arbiter (14). The data processing system (10) has multiple bus masters (12, 16) each of which is coupled to multiple shared buses (20, 22, 24, 28). The arbiter (14) detects a bus request from a requesting bus master, and responds with a bus grant to notify the requesting bus master that the arbiter has selected the requesting bus master to be a bus-master elect for a shared bus (20). The requesting bus master monitors a shared signal line to determine when a current bus master has released ownership of the shared bus (20). When the requesting bus master assumes ownership of the shared bus it deactivates the bus request signal for a dock period after commencement of the bus transaction, which allows the arbiter (14) to select a next bus master-elect, thereby preventing any bus master from monopolizing the shared bus (20).

    摘要翻译： 一种使用仲裁器（14）执行总线仲裁协议的数据处理系统（10）和方法。 数据处理系统（10）具有多个总线主机（12,16），每个总线主机耦合到多个共享总线（20,22,24,28）。 仲裁器（14）检测来自请求总线主机的总线请求，并且通过总线许可来响应通知请求总线主机仲裁器已经选择请求总线主机作为总线总线选择共享总线（20） 。 请求总线主机监视共享信号线以确定当前总线主控器何时已经释放共享总线（20）的所有权。 当请求总线主机承担共享总线的所有权时，它在总线事务开始之后停止总线请求信号，停止周期，这允许仲裁器（14）选择下一个总线主机，从而防止任何总线主控器 垄断共享总线（20）。

    System for executing a plurality of tasks within an instruction in different orders depending upon a conditional value
    6.
    发明授权
    System for executing a plurality of tasks within an instruction in different orders depending upon a conditional value 失效
    用于根据条件值以不同顺序执行指令内的多个任务的系统

    公开(公告)号：US5594880A

    公开(公告)日：1997-01-14

    申请号：US243731

    申请日：1994-05-17

    申请人： William C. Moyer ,  James B. Gullette ,  Kara B. Pepe

    发明人： William C. Moyer ,  James B. Gullette ,  Kara B. Pepe

    IPC分类号： G06F9/46 ,  G06F9/30 ,  G06F9/318 ,  G06F12/00 ,  G06F13/36 ,  G06F13/42 ,  G06F15/167

    CPC分类号： G06F9/30181 ,  G06F13/4217 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30087 ,  G06F9/30189

    摘要： A method and apparatus for determining instruction execution ordering in a data processing system (10). In one form, a control bit (52) is used by data processing system (10) to determine whether a standard instruction or a modified instruction is executed. The standard instruction performs a read bus cycle following by a write bus cycle. The bus (12) must be locked between the read and the write cycles in order to maintain coherency in semaphore applications. The modified instruction performs a buffered write bus cycle following by a read bus cycle. The bus (12) does not need to be locked between the write and the read cycles in order to maintain coherency in semaphore applications. Not locking the bus (12) can increase bus bandwidth in some bus systems.

    摘要翻译： 一种用于在数据处理系统（10）中确定指令执行顺序的方法和装置。 在一种形式中，数据处理系统（10）使用控制位（52）来确定是否执行标准指令或修改的指令。 标准指令在写总线周期之后执行读总线周期。 必须将总线（12）锁定在读周期和写周期之间，以便在信号量应用中保持一致性。 经修改的指令执行缓冲的写总线周期，后跟随读总线周期。 总线（12）不需要在写周期和读周期之间锁定，以便保持信号量应用中的一致性。 不锁定总线（12）可以在一些总线系统中增加总线带宽。

    Cache which provides status information
    7.
    发明授权
    Cache which provides status information 失效
    缓存提供状态信息

    公开(公告)号：US5067078A

    公开(公告)日：1991-11-19

    申请号：US339464

    申请日：1989-04-17

    申请人： Yoav Talgam ,  James A. Klingshirn ,  James B. Gullette

    发明人： Yoav Talgam ,  James A. Klingshirn ,  James B. Gullette

    IPC分类号： G06F12/08 ,  G06F12/10

    CPC分类号： G06F12/0802 ,  G06F12/1054 ,  G06F2212/2515

    摘要： A first processing system is coupled to a plurality of integrated circuits along a P bus. Each of these integrated circuits has a combination cache and memory management unit (MMU). The cache/MMU integrated circuits are also connected to a main memory via an M bus. A second processing system is also coupled to the main memory primarily via a secondary bus but also via the M bus. External TAGs coupled between the M bus and the secondary bus are used to maintain coherency between the first and second processing systems. Each external TAG corresponds to a particular cache/MMU integrated circuit and maintains information as to the status of its corresponding cache/MMU integrated circuit. The cache/MMU integrated circuit provides the necessary status information to its corresponding external TAG in a very efficient manner. Each cache/MMU integrated circuit can also be converted to a SRAM mode in which the cache performs like a conventional high speed static random access memory (SRAM). This ability to convert to a SRAM provides the first processing system with a very efficient scratch pad capability. Each cache/MMU integrated circuit also provides hit information external to the cache/MMU integrated circuit with respect to transactions on the P bus. This hit information is useful in determining system performance.

    摘要翻译： 第一处理系统沿着P总线耦合到多个集成电路。 这些集成电路中的每一个具有组合缓存和存储器管理单元（MMU）。 高速缓存/ MMU集成电路也通过M总线连接到主存储器。 第二处理系统也主要经由辅助总线而且经由M总线耦合到主存储器。 耦合在M总线和辅助总线之间的外部TAG用于维持第一和第二处理系统之间的一致性。 每个外部TAG对应于特定的高速缓存/ MMU集成电路，并且维护关于其对应的高速缓存/ MMU集成电路的状态的信息。 高速缓存/ MMU集成电路以非常有效的方式向其对应的外部TAG提供必要的状态信息。 每个高速缓存/ MMU集成电路也可以转换成SRAM模式，其中高速缓存执行像传统的高速静态随机存取存储器（SRAM）。 这种转换为SRAM的能力为第一个处理系统提供了非常高效的暂存能力。 每个缓存/ MMU集成电路还提供关于P总线上的事务的高速缓存/ MMU集成电路外部的命中信息。 该命中信息在确定系统性能方面非常有用。