公开(公告)号：US20080291758A1

公开(公告)日：2008-11-27

申请号：US11935310

申请日：2007-11-05

申请人： Michael H.M. Chu ,  Joseph Huang ,  Chiakang Sung ,  Yan Chong ,  Andrew Bellis ,  Philip Clarke ,  Manoj B. Roge

发明人： Michael H.M. Chu ,  Joseph Huang ,  Chiakang Sung ,  Yan Chong ,  Andrew Bellis ,  Philip Clarke ,  Manoj B. Roge

IPC分类号： G11C7/10

CPC分类号： G11C7/1051 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1093 ,  H03L7/06 ,  H03L7/0812

摘要： Circuits, methods, and apparatus for transferring data from a device's input clock domain to a core clock domain. One example achieves this by using a retiming element between input and core circuits. The retiming element is calibrated by incrementally sweeping a delay and receiving data at each increment. Minimum and maximum delays where data is received without errors are averaged. This average can then be used to adjust the timing of a circuit element inserted in an input path between an input register clocked by an input strobe signal and an output register clocked by a core clock signal. In one example, an input signal may be delayed by an amount corresponding to the delay setting. In other examples, each input signal is registered using an intermediate register between the input register and the output register, where a clock signal is delayed by an amount corresponding to the delay setting.

摘要翻译： 用于将数据从设备的输入时钟域传送到核心时钟域的电路，方法和装置。 一个例子是通过在输入和电路之间使用重新定时元件实现这一点。 重新定时元素通过逐渐扫描延迟并在每个增量处接收数据进行校准。 平均接收无差错数据的最小和最大延迟。 然后可以使用该平均值来调整插入由输入选通信号计时的输入寄存器和由核心时钟信号计时的输出寄存器之间的输入路径中的电路元件的定时。 在一个示例中，输入信号可以被延迟与延迟设置相对应的量。 在其他示例中，使用输入寄存器和输出寄存器之间的中间寄存器来注册每个输入信号，其中时钟信号被延迟与延迟设置相对应的量。

公开(公告)号：US20090296503A1

公开(公告)日：2009-12-03

申请号：US12539582

申请日：2009-08-11

申请人： Michael H.M. Chu ,  Joseph Huang ,  Chiakang Sung ,  Yan Chong ,  Andrew Bellis ,  Philip Clarke ,  Manoj B. Roge

发明人： Michael H.M. Chu ,  Joseph Huang ,  Chiakang Sung ,  Yan Chong ,  Andrew Bellis ,  Philip Clarke ,  Manoj B. Roge

IPC分类号： G11C7/00 ,  G11C7/10

CPC分类号： G11C7/1051 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1093 ,  H03L7/06 ,  H03L7/0812

摘要： Circuits, methods, and apparatus for transferring data from a device's input clock domain to a core clock domain. One example achieves this by using a retiming element between input and core circuits. The retiming element is calibrated by incrementally sweeping a delay and receiving data at each increment. Minimum and maximum delays where data is received without errors are averaged. This average can then be used to adjust the timing of a circuit element inserted in an input path between an input register clocked by an input strobe signal and an output register clocked by a core clock signal. In one example, an input signal may be delayed by an amount corresponding to the delay setting. In other examples, each input signal is registered using an intermediate register between the input register and the output register, where a clock signal is delayed by an amount corresponding to the delay setting.

摘要翻译： 用于将数据从设备的输入时钟域传送到核心时钟域的电路，方法和装置。 一个例子是通过在输入和电路之间使用重新定时元件实现这一点。 重新定时元素通过逐渐扫描延迟并在每个增量处接收数据进行校准。 平均接收无差错数据的最小和最大延迟。 然后可以使用该平均值来调整插入由输入选通信号计时的输入寄存器和由核心时钟信号计时的输出寄存器之间的输入路径中的电路元件的定时。 在一个示例中，输入信号可以被延迟与延迟设置相对应的量。 在其他示例中，使用输入寄存器和输出寄存器之间的中间寄存器来注册每个输入信号，其中时钟信号被延迟与延迟设置相对应的量。

公开(公告)号：US07593273B2

公开(公告)日：2009-09-22

申请号：US11935310

申请日：2007-11-05

申请人： Michael H. M. Chu ,  Joseph Huang ,  Chiakang Sung ,  Yan Chong ,  Andrew Bellis ,  Philip Clarke ,  Manoj B. Roge

发明人： Michael H. M. Chu ,  Joseph Huang ,  Chiakang Sung ,  Yan Chong ,  Andrew Bellis ,  Philip Clarke ,  Manoj B. Roge

IPC分类号： G11C7/10

CPC分类号： G11C7/1051 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1093 ,  H03L7/06 ,  H03L7/0812

摘要： Circuits, methods, and apparatus for transferring data from a device's input clock domain to a core clock domain. One example achieves this by using a retiming element between input and core circuits. The retiming element is calibrated by incrementally sweeping a delay and receiving data at each increment. Minimum and maximum delays where data is received without errors are averaged. This average can then be used to adjust the timing of a circuit element inserted in an input path between an input register clocked by an input strobe signal and an output register clocked by a core clock signal. In one example, an input signal may be delayed by an amount corresponding to the delay setting. In other examples, each input signal is registered using an intermediate register between the input register and the output register, where a clock signal is delayed by an amount corresponding to the delay setting.

摘要翻译： 用于将数据从设备的输入时钟域传送到核心时钟域的电路，方法和装置。 一个例子是通过在输入和电路之间使用重新定时元件实现这一点。 重新定时元素通过逐渐扫描延迟并在每个增量处接收数据进行校准。 平均接收无差错数据的最小和最大延迟。 然后可以使用该平均值来调整插入由输入选通信号计时的输入寄存器和由核心时钟信号计时的输出寄存器之间的输入路径中的电路元件的定时。 在一个示例中，输入信号可以被延迟与延迟设置相对应的量。 在其他示例中，使用输入寄存器和输出寄存器之间的中间寄存器来注册每个输入信号，其中时钟信号被延迟与延迟设置相对应的量。

公开(公告)号：US07990786B2

公开(公告)日：2011-08-02

申请号：US12539582

申请日：2009-08-11

申请人： Michael H. M. Chu ,  Joseph Huang ,  Chiakang Sung ,  Yan Chong ,  Andrew Bellis ,  Philip Clarke ,  Manoj B. Roge

发明人： Michael H. M. Chu ,  Joseph Huang ,  Chiakang Sung ,  Yan Chong ,  Andrew Bellis ,  Philip Clarke ,  Manoj B. Roge

IPC分类号： G11C7/10

CPC分类号： G11C7/1051 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1093 ,  H03L7/06 ,  H03L7/0812

摘要： Circuits, methods, and apparatus for transferring data from a device's input clock domain to a core clock domain. One example achieves this by using a retiming element between input and core circuits. The retiming element is calibrated by incrementally sweeping a delay and receiving data at each increment. Minimum and maximum delays where data is received without errors are averaged. This average can then be used to adjust the timing of a circuit element inserted in an input path between an input register clocked by an input strobe signal and an output register clocked by a core clock signal. In one example, an input signal may be delayed by an amount corresponding to the delay setting. In other examples, each input signal is registered using an intermediate register between the input register and the output register, where a clock signal is delayed by an amount corresponding to the delay setting.

摘要翻译： 用于将数据从设备的输入时钟域传送到核心时钟域的电路，方法和装置。 一个例子是通过在输入和电路之间使用重新定时元件实现这一点。 重新定时元素通过逐渐扫描延迟并在每个增量处接收数据进行校准。 平均接收无差错数据的最小和最大延迟。 然后可以使用该平均值来调整插入由输入选通信号计时的输入寄存器和由核心时钟信号计时的输出寄存器之间的输入路径中的电路元件的定时。 在一个示例中，输入信号可以被延迟与延迟设置相对应的量。 在其他示例中，使用输入寄存器和输出寄存器之间的中间寄存器来注册每个输入信号，其中时钟信号被延迟与延迟设置相对应的量。

公开(公告)号：US07928770B1

公开(公告)日：2011-04-19

申请号：US11935347

申请日：2007-11-05

申请人： Andrew Bellis ,  Philip Clarke ,  Joseph Huang ,  Yan Chong ,  Michael H. M. Chu ,  Manoj B. Roge

发明人： Andrew Bellis ,  Philip Clarke ,  Joseph Huang ,  Yan Chong ,  Michael H. M. Chu ,  Manoj B. Roge

IPC分类号： H03K19/096

CPC分类号： G11C7/1051 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/1093 ,  G11C8/18

摘要： I/O blocks include input, output, and output enable circuits for interfacing with memory devices. The input circuit includes registers for capturing a double data rate signal, converting it into single data rate signals, and resynchronizing the single data rate signals. Multiple devices may be accessible with each device potentially having a different clock signal for resynchronizing. Another clock signal may be used to align/synchronize resulting signals from multiple devices. The resynchronized single rate signals can be converted into half-rate data signals, and the four half-rate data signals can be provided to resources in the programmable device core. The input circuit also may provide a half-rate clock signal synchronized with the half-rate data signals to the programmable device core. The half rate clock signal can be derived from the full-rate clock signal using a data strobe signal, a full-rate clock signal, or a half-rate clock signal as an input.

摘要翻译： I / O块包括用于与存储器件连接的输入，输出和输出使能电路。 输入电路包括用于捕获双倍数据速率信号的寄存器，将其转换为单个数据速率信号，并重新同步单个数据速率信号。 多个设备可以被访问，每个设备潜在地具有用于重新同步的不同的时钟信号。 另一个时钟信号可用于对准/同步来自多个设备的结果信号。 再同步的单速率信号可以转换成半速率数据信号，并且可以将四个半速率数据信号提供给可编程器件核心中的资源。 输入电路还可以将半速率数据信号同步的半速率时钟信号提供给可编程器件核心。 半速率时钟信号可以使用数据选通信号，全速率时钟信号或半速率时钟信号作为输入从全速率时钟信号导出。

公开(公告)号：US07983094B1

公开(公告)日：2011-07-19

申请号：US12539594

申请日：2009-08-11

申请人： Manoj B. Roge ,  Andrew Bellis ,  Philip Clarke ,  Joseph Huang ,  Michael H. M. Chu ,  Yan Chong

发明人： Manoj B. Roge ,  Andrew Bellis ,  Philip Clarke ,  Joseph Huang ,  Michael H. M. Chu ,  Yan Chong

IPC分类号： G11C7/00 ,  G11C8/00

CPC分类号： G11C7/22 ,  G11C5/04 ,  G11C7/04 ,  G11C7/10 ,  G11C29/02 ,  G11C29/022 ,  G11C29/023 ,  G11C29/028 ,  G11C2207/2254

摘要： Circuits, methods, and apparatus that provide the calibration of input and output circuits for a high-speed memory interface. Timing errors caused by the fly-by routing of a clock signal provided by the memory interface are calibrated for both read and write paths. This includes adjusting read and write DQS signal timing for each DQ/DQS group, as well as inserting or bypassing registers when timing errors are more than one clock cycle. Timing skew caused by trace and driver mismatches between CK, DQ, and DQS signals are compensated for. One or more of these calibrations may be updated by a tracking routine during device operation.

摘要翻译： 提供高速存储器接口的输入和输出电路校准的电路，方法和设备。 由存储器接口提供的时钟信号的飞越路由引起的定时错误针对读取和写入路径进行校准。 这包括调整每个DQ / DQS组的读和写DQS信号定时，以及当定时误差大于一个时钟周期时插入或旁路寄存器。 由CK，DQ和DQS信号之间的跟踪和驱动器不匹配引起的定时偏移被补偿。 这些校准中的一个或多个可以在设备操作期间通过跟踪例程更新。

公开(公告)号：US07590008B1

公开(公告)日：2009-09-15

申请号：US11936036

申请日：2007-11-06

申请人： Manoj B. Roge ,  Andrew Bellis ,  Philip Clarke ,  Joseph Huang ,  Michael H. M. Chu ,  Yan Chong

发明人： Manoj B. Roge ,  Andrew Bellis ,  Philip Clarke ,  Joseph Huang ,  Michael H. M. Chu ,  Yan Chong

IPC分类号： G11C7/00

CPC分类号： G11C7/22 ,  G11C5/04 ,  G11C7/04 ,  G11C7/10 ,  G11C29/02 ,  G11C29/022 ,  G11C29/023 ,  G11C29/028 ,  G11C2207/2254

摘要： Circuits, methods, and apparatus that provide the calibration of input and output circuits for a high-speed memory interface. Timing errors caused by the fly-by routing of a clock signal provided by the memory interface are calibrated for both read and write paths. This includes adjusting read and write DQS signal timing for each DQ/DQS group, as well as inserting or bypassing registers when timing errors are more than one clock cycle. Timing skew caused by trace and driver mismatches between CK, DQ, and DQS signals are compensated for. One or more of these calibrations may be updated by a tracking routine during device operation.

摘要翻译： 提供高速存储器接口的输入和输出电路校准的电路，方法和设备。 由存储器接口提供的时钟信号的飞越路由引起的定时错误针对读取和写入路径进行校准。 这包括调整每个DQ / DQS组的读和写DQS信号定时，以及当定时误差大于一个时钟周期时插入或旁路寄存器。 由CK，DQ和DQS信号之间的跟踪和驱动器不匹配引起的定时偏移被补偿。 这些校准中的一个或多个可以在设备操作期间通过跟踪例程更新。

公开(公告)号：US06721202B1

公开(公告)日：2004-04-13

申请号：US10027553

申请日：2001-12-21

申请人： Manoj B. Roge ,  Ajay Srikrishna

发明人： Manoj B. Roge ,  Ajay Srikrishna

IPC分类号： G11C1156

CPC分类号： G11C15/04

摘要： Architecture, circuitry and method are provided for a ternary content addressable memory (TCAM), and use thereof. Each TCAM cell is relatively small in size. If the TCAM cell is called upon to store voltage values indefinitely, provided power is retained on the cell, the TCAM cell employs no more than 16 transistors. Additional savings in size is achieved by using a single common conductor (or dual common conductors in a differential arrangement) to suffice as both the bit line and compare line. The common bit line and compare line connects to not only the X memory cell, but also the Y memory cell and the compare circuit of the TCAM cell. The compare circuit can either be activated or deactivated. During a compare operation, the compare circuit is selectively activated by placing a ground supply upon a match line enable conductor. The ground supply is imputed upon the match line whenever a mismatch occurs to designate that mismatch. Otherwise, during a normal read or write operation, the match line enable is placed at the same voltage value as the pre-charged match line.

摘要翻译： 提供三元内容可寻址存储器（TCAM）的架构，电路和方法及其使用。 每个TCAM单元的尺寸相对较小。 如果TCAM单元被无限期地存储电压值，则提供的功率保留在单元上，TCAM单元采用不超过16个晶体管。 通过使用单个公共导体（或差分布置中的双公共导体）来实现尺寸的额外节省，足以作为位线和比较线。 公共位线和比较线不仅连接X存储单元，还连接了TC存储单元和TCAM单元的比较电路。 比较电路可以被激活或禁用。 在比较操作期间，通过将接地电源放置在匹配线使能导体上来选择性地激活比较电路。 每当发生不匹配以指定不匹配时，地面电源就会在匹配线上进行估算。 否则，在正常读或写操作期间，匹配线使能被置于与预充电匹配线相同的电压值。

公开(公告)号：US06384621B1

公开(公告)日：2002-05-07

申请号：US09790372

申请日：2001-02-22

申请人： Gary Gibbs ,  Manoj B. Roge

发明人： Gary Gibbs ,  Manoj B. Roge

IPC分类号： H03K190175

CPC分类号： H04L25/0278 ,  H03K19/0005

摘要： An apparatus comprising a first circuit, a second circuit, and an output circuit. The first circuit may be configured to generate a first digital output in response to (i) a reference input and (ii) a feedback input. The second circuit may be configured to generate a second digital output in response to (i) the first digital output and (ii) a second feedback input. The output circuit may be configured to generate a third output in response to a data input, wherein an output impedance of the output circuit is adjusted in response to (i) the first digital output and (ii) the second digital output.

摘要翻译： 一种包括第一电路，第二电路和输出电路的装置。 第一电路可以被配置为响应于（i）参考输入和（ii）反馈输入而产生第一数字输出。 第二电路可以被配置为响应于（i）第一数字输出和（ii）第二反馈输入而产生第二数字输出。 输出电路可以被配置为响应于数据输入而产生第三输出，其中响应于（i）第一数字输出和（ii）第二数字输出来调整输出电路的输出阻抗。