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    Thin oxide dummy tiling as charge protection
    3.
    发明授权
    Thin oxide dummy tiling as charge protection 有权
    薄氧化虚拟平铺作为电荷保护

    公开(公告)号：US07977218B2

    公开(公告)日：2011-07-12

    申请号：US11645475

    申请日：2006-12-26

    申请人： Cinti Chen ,  Yi He ,  Wenmei Li ,  Zhizheng Liu ,  Ming-Sang Kwan ,  Yu Sun ,  Jean Yee-Mei Yang

    发明人： Cinti Chen ,  Yi He ,  Wenmei Li ,  Zhizheng Liu ,  Ming-Sang Kwan ,  Yu Sun ,  Jean Yee-Mei Yang

    IPC分类号： H01L21/00

    CPC分类号： H01L27/115 ,  H01L27/0207 ,  H01L27/11568

    摘要： Novel fabrication methods implement the use of dummy tiles to avoid the effects of in-line charging, ESD events, and such charge effects in the formation of a memory device region region. One method involves forming at least a portion of a memory core array upon a semiconductor substrate that involves forming STI structures in the substrate substantially surrounding a memory device region region within the array. An oxide layer is formed over the substrate in the memory device region region and over the STI's, wherein an inner section of the oxide layer formed over the memory device region region is thicker than an outer section of the oxide layer formed over the STI's. A first polysilicon layer is then formed over the inner and outer sections comprising one or more dummy tiles formed over one or more outer sections and electrically connected to at least one inner section.

    摘要翻译： 新颖的制造方法实现使用虚拟瓦片以避免在形成存储器件区域区域中的在线充电，ESD事件和这种电荷效应的影响。 一种方法包括在半导体衬底上形成至少一部分存储器芯阵列，该半导体衬底涉及在衬底中形成基本上围绕阵列内的存储器件区域区域的STI结构。 在存储器件区域和STI之上的衬底上形成氧化物层，其中形成在存储器件区域上的氧化物层的内部部分比在STI上形成的氧化物层的外部部分更厚。 然后在内部和外部部分上形成第一多晶硅层，包括形成在一个或多个外部部分上并且电连接到至少一个内部部分的一个或多个虚拟瓦片。

    Thin oxide dummy tiling as charge protection
    4.
    发明申请
    Thin oxide dummy tiling as charge protection 有权
    薄氧化虚拟平铺作为电荷保护

    公开(公告)号：US20080153269A1

    公开(公告)日：2008-06-26

    申请号：US11645475

    申请日：2006-12-26

    申请人： Cinti Chen ,  Yi He ,  Wenmei Li ,  Zhizheng Liu ,  Ming-Sang Kwan ,  Yu Sun ,  Jean Yee-Mei Yang

    发明人： Cinti Chen ,  Yi He ,  Wenmei Li ,  Zhizheng Liu ,  Ming-Sang Kwan ,  Yu Sun ,  Jean Yee-Mei Yang

    IPC分类号： H01L21/20

    CPC分类号： H01L27/115 ,  H01L27/0207 ,  H01L27/11568

    摘要： The present invention pertains to a system and method for implementing dummy tiles in forming a memory device. The system and method involves forming at least a portion of a memory core array upon a semiconductor substrate comprising, forming STI structures in the substrate, depositing an oxide layer over the substrate, forming a first polysilicon layer over the oxide layer, doping the first polysilicon layer, forming a second polysilicon layer over the first polysilicon layer, patterning at least one memory core, patterning at least one dummy tile and performing back end processing.

    摘要翻译： 本发明涉及在形成存储器件时实现虚拟瓦片的系统和方法。 该系统和方法包括在半导体衬底上形成存储芯阵列的至少一部分，包括：在衬底中形成STI结构，在衬底上沉积氧化层，在氧化物层上形成第一多晶硅层，掺杂第一多晶硅 层，在第一多晶硅层上形成第二多晶硅层，图案化至少一个存储器芯，图案化至少一个虚拟贴片并执行后端处理。

    Methods for fabricating and planarizing dual poly scalable SONOS flash memory
    5.
    发明授权
    Methods for fabricating and planarizing dual poly scalable SONOS flash memory 有权
    双重可扩展SONOS闪存的制造和平面化方法

    公开(公告)号：US06797565B1

    公开(公告)日：2004-09-28

    申请号：US10244369

    申请日：2002-09-16

    申请人： Jean Yee-Mei Yang ,  Yider Wu ,  Zhizheng Liu

    发明人： Jean Yee-Mei Yang ,  Yider Wu ,  Zhizheng Liu

    IPC分类号： H01L21336

    CPC分类号： H01L27/11568 ,  H01L27/115

    摘要： Methods are disclosed for fabricating dual bit SONOS flash memory cells, comprising forming polysilicon gate structures over an ONO layer, and doping source/drain regions of the substrate using the gate structures as an implant mask. Methods are also disclosed in which dielectric material is formed over and between the gate structures, and the wafer is planarized using an STI CMP process to remove dielectric material over the polysilicon gate structures.

    摘要翻译： 公开了用于制造双位SONOS闪速存储器单元的方法，包括在ONO层上形成多晶硅栅极结构，以及使用栅极结构作为注入掩模来掺杂衬底的源极/漏极区域。 还公开了在栅极结构之上和栅极结构之间形成电介质材料的方法，并且使用STI CMP工艺对晶片进行平面化以去除多晶硅栅极结构上的电介质材料。

    Source drain implant during ONO formation for improved isolation of SONOS devices
    7.
    发明授权
    Source drain implant during ONO formation for improved isolation of SONOS devices 有权
    在ONO形成期间的源极漏极注入，以改善SONOS器件的隔离

    公开(公告)号：US06436768B1

    公开(公告)日：2002-08-20

    申请号：US09893279

    申请日：2001-06-27

    申请人： Jean Yee-Mei Yang ,  Mark T. Ramsbey ,  Emmanuil Manos Lingunis ,  Yider Wu ,  Tazrien Kamal ,  Yi He ,  Edward Hsia ,  Hidehiko Shiraiwa

    发明人： Jean Yee-Mei Yang ,  Mark T. Ramsbey ,  Emmanuil Manos Lingunis ,  Yider Wu ,  Tazrien Kamal ,  Yi He ,  Edward Hsia ,  Hidehiko Shiraiwa

    IPC分类号： H01L21336

    CPC分类号： H01L21/2652 ,  H01L21/2658 ,  H01L27/11568 ,  H01L29/66833

    摘要： One aspect of the present invention relates to a method of forming a SONOS type non-volatile semiconductor memory device, involving forming a first layer of a charge trapping dielectric on a semiconductor substrate; forming a second layer of the charge trapping dielectric over the first layer of the charge trapping dielectric on the semiconductor substrate; optionally at least partially forming a third layer of the charge trapping dielectric over the second layer of the charge trapping dielectric on the semiconductor substrate; optionally removing the third layer of the charge trapping dielectric; forming a source/drain mask over the charge trapping dielectric; implanting a source/drain implant through the charge trapping dielectric into the semiconductor substrate; optionally removing the third layer of the charge trapping dielectric; and one of forming the third layer of the charge trapping dielectric over the second layer of the charge trapping dielectric on the semiconductor substrate, reforming the third layer of the charge trapping dielectric over the second layer of the charge trapping dielectric on the semiconductor substrate, or forming additional material over the third layer of the charge trapping dielectric.

    摘要翻译： 本发明的一个方面涉及一种形成SONOS型非易失性半导体存储器件的方法，包括在半导体衬底上形成电荷俘获电介质的第一层; 在所述半导体衬底上的所述电荷俘获电介质的所述第一层上形成所述电荷俘获电介质的第二层; 可选地至少部分地在所述半导体衬底上的所述电荷俘获电介质的所述第二层上形成所述电荷俘获电介质的第三层; 任选地去除电荷俘获电介质的第三层; 在电荷俘获电介质上形成源极/漏极掩模; 将源极/漏极注入物通过电荷俘获电介质注入到半导体衬底中; 任选地去除电荷俘获电介质的第三层; 以及在半导体衬底上的电荷俘获电介质的第二层上形成电荷俘获电介质的第三层之一，在半导体衬底上的电荷俘获电介质的第二层上重整第三层电荷俘获电介质，或 在电荷俘获电介质的第三层上形成附加材料。

    Alignment marks with salicided spacers between bitlines for alignment signal improvement
    10.
    发明授权
    Alignment marks with salicided spacers between bitlines for alignment signal improvement 有权
    对准标记与位线之间的水平间隔物，用于对准信号改善

    公开(公告)号：US07098546B1

    公开(公告)日：2006-08-29

    申请号：US10869286

    申请日：2004-06-16

    申请人： Emmanuil H. Lingunis ,  Jean Yee-Mei Yang ,  Hidehiko Shiraiwa

    发明人： Emmanuil H. Lingunis ,  Jean Yee-Mei Yang ,  Hidehiko Shiraiwa

    IPC分类号： H01L23/544 ,  H01L21/76

    CPC分类号： H01L27/115 ,  G03F7/70633 ,  G03F9/7076 ,  G03F9/708 ,  G03F9/7084 ,  H01L23/544 ,  H01L27/11568 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

    摘要： The present invention pertains to utilizing a salicide in establishing alignment marks in semiconductor fabrication. A metal layer is formed over exposed portions of a silicon substrate as well as oxide areas formed over bitlines buried within the substrate. The metal layer is treated to react with the exposed portions of the silicon substrate to form salicided areas. The metal layer does not, however, react with the oxide areas. As such, salicided areas are formed adjacent to the oxide areas to provide an enhanced optical contrast when light is shined there-upon. In this manner, the alignment marks can be more readily “seen”. The enhanced optical contrast thus allows the marks to continue to be seen as scaling occurs.

    摘要翻译： 本发明涉及在半导体制造中利用硅化物建立对准标记。 在硅衬底的暴露部分上形成金属层，以及形成在衬底内的位线之间形成的氧化物区域。 处理金属层与硅衬底的暴露部分反应以形成咸水区域。 然而，金属层不与氧化物区域反应。 因此，在氧化物区域附近形成有咸水区域，以在其上照射光时提供增强的光学对比度。 以这种方式，对准标记可以更容易地“看到”。 因此，增强的光学对比度允许标记继续被看作是发生缩放。