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公开(公告)号：US5486871A
公开(公告)日：1996-01-23
申请号：US940877
申请日：1992-11-03
申请人： Paul D. Filliman , Nathaniel H. Ersoz , Timothy W. Saeger , David J. Duffield , Karl F. Horlander
发明人： Paul D. Filliman , Nathaniel H. Ersoz , Timothy W. Saeger , David J. Duffield , Karl F. Horlander
CPC分类号： H04N7/0122 , H04N3/27 , H04N7/007 , Y10S348/913
摘要： A video control system, comprises a deflection system having a dimensionally adjustable raster, a circuit for detecting a letterbox video signal source and a circuit for dimensionally controlling the raster of the deflection system responsive to the detecting circuit. The detecting circuit and the control circuit are operable automatically. The detection circuit can comprise a circuit for measuring video luma levels of the video signal source in at least two regions of each video field and a circuit for comparing the luma levels from each of the regions to respective threshold levels. In an alternative, the detection circuit comprises a circuit for comparing respective minimum and maximum luminance values for a plurality of successive video lines, a circuit for storing minimum and maximum luminance values for the plurality of video lines, a circuit for generating gradients indicative of the stored values and a circuit for comparing the gradients to threshold values.
摘要翻译： PCT No.PCT / US91 / 03739 Sec。 371日期：1992年11月3日 102（e）日期1992年11月3日PCT 1991年5月29日PCT PCT。 出版物WO91 / 19390 日期为1991年12月12日。视频控制系统包括具有尺寸可调的光栅的偏转系统，用于检测信箱视频信号源的电路和用于响应于检测电路对偏转系统的光栅进行尺寸控制的电路。 检测电路和控制电路可自动操作。 检测电路可以包括用于测量每个视频场的至少两个区域中的视频信号源的视频亮度水平的电路和用于将来自每个区域的亮度水平与相应阈值水平进行比较的电路。 或者，检测电路包括用于比较多个连续视频行的相应最小和最大亮度值的电路，用于存储多个视频行的最小和最大亮度值的电路，用于产生指示 存储值和用于将梯度与阈值进行比较的电路。
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2.发明授权
公开(公告)号：US5420643A
公开(公告)日：1995-05-30
申请号：US250998
申请日：1994-05-31
IPC分类号： H04N3/223 , H04N3/27 , H04N5/45 , H04N7/00 , H04N7/01 , H04N9/64 , H04N5/262 , H04N5/272 , H04N9/74
CPC分类号： H04N7/0122 , H04N3/223 , H04N3/27 , H04N5/45 , H04N7/007 , H04N7/01 , H04N7/0105 , H04N9/641
摘要： A circuit for compressing and expanding video color component data comprises a FIFO line memory and a delay circuit. A timing circuit generates control signals for writing data into the line memory and for reading data from the line memory to compress and expand the data. The delay circuit matches the data compressed or expanded in the FIFO line memory to luminance data which is similarly compressed or expanded. A switching network selectively establishes a first signal path in which the line memory precedes the delay circuit for implementing the data expansion and a second signal path in which the delay circuit precedes the line memory for implementing the data compression. The switching network is controlled according to selected display formats requiring compression or expansion, for example by a microprocessor.
摘要翻译： 用于压缩和扩展视频颜色分量数据的电路包括FIFO行存储器和延迟电路。 定时电路产生用于将数据写入行存储器并用于从行存储器读取数据以压缩和扩展数据的控制信号。 延迟电路将FIFO行存储器中压缩或扩展的数据与类似地压缩或扩展的亮度数据进行匹配。 交换网络选择性地建立第一信号路径，其中线路存储器在延迟电路之前用于实现数据扩展，以及第二信号路径，其中延迟电路在线路存储器之前用于实现数据压缩。 根据所需的压缩或扩展的显示格式来控制交换网络，例如由微处理器。
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公开(公告)号：US5311309A
公开(公告)日：1994-05-10
申请号：US938232
申请日：1992-10-23
CPC分类号： H04N7/0122 , H04N3/223 , H04N3/27 , H04N5/45 , H04N7/007 , H04N7/01 , H04N7/0105 , H04N9/641
摘要： A circuit for compressing and expanding video data comprises a FIFO line memory and an interpolator. A timing circuit generates control signals for writing data into the line memory and for reading data from the line memory to compress and expand the data. The interpolator smooths the data expanded or to be compressed in the FIFO line memory. A switching network selectively establishes a first signal path in which the line memory precedes the interpolator for implementing the data expansion and a second signal path in which the interpolator precedes the line memory for implementing the data compression. The switching network is controlled according to selected display formats requiring compression or expansion, for example by a microprocessor.
摘要翻译： PCT No.PCT / US91 / 03817 Sec。 371日期：1992年10月23日 102（e）日期1992年10月23日PCT提交1991年5月30日PCT公布。 出版物WO91 / 19394 日期1991年12月12日。用于压缩和扩展视频数据的电路包括FIFO行存储器和内插器。 定时电路产生用于将数据写入行存储器并用于从行存储器读取数据以压缩和扩展数据的控制信号。 内插器使FIFO行存储器中的数据扩展或压缩。 交换网络选择性地建立第一信号路径，其中线路存储器在插值器之前用于实现数据扩展，以及第二信号路径，其中内插器在行存储器之前用于实现数据压缩。 根据所需的压缩或扩展的显示格式来控制交换网络，例如由微处理器。
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公开(公告)号：US5467144A
公开(公告)日：1995-11-14
申请号：US985683
申请日：1992-12-03
CPC分类号： H04N7/0122 , H04N5/45
摘要： A video display for a television apparatus has a wide format display ratio and is synchronized with a first video signal representative of first picture. A PIP processor is responsive to a second video signal representative of a second picture to define an auxiliary picture smaller in size than the video display. A FIFO line memory stores successive lines of video information representative of the auxiliary picture, which are combined with certain successive lines of video information representative of the first picture. A counter initialized at a time corresponding to the start of each horizontal line of the first video signal generates a variable time delay. A FIFO control circuit successively initiates a transfer of the lines of video information representative of the auxiliary picture from the line memory for combination with the video information representative of the main picture after the variable time delay. The variable time delay determines one of a plurality of horizontal panning positions of the auxiliary picture across all of the video display. A manually operable remote control can be used for adjusting the variable time delay.
摘要翻译： 电视机的视频显示器具有宽的格式显示比，并且与表示第一图像的第一视频信号同步。 PIP处理器响应于表示第二图像的第二视频信号来定义尺寸小于视频显示的辅助图像。 FIFO行存储器存储表示辅助图像的连续的视频信息行，其与表示第一图像的某些连续的视频信息行组合。 在与第一视频信号的每条水平线的开始相对应的时间处初始化的计数器产生可变时间延迟。 FIFO控制电路连续地启动表示来自行存储器的辅助画面的视频信息的行的传送，以与可变时间延迟之后的表示主画面的视频信息组合。 可变时间延迟确定辅助图像的所有视频显示的多个水平平移位置之一。 可以使用手动操作的遥控器来调节可变时间延迟。
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公开(公告)号：US5430494A
公开(公告)日：1995-07-04
申请号：US171141
申请日：1993-12-21
CPC分类号： H04N7/0122 , H04N3/223
摘要： A video display system comprises: a video display; first and second signal processors for cropping first and second video signals representative of first and second pictures; a circuit for generating a side-by-side display format of the pictures on the video display; and, a panning control circuit, responsive to panning command signals, for positioning said pictures in the side-by-side display format and for independently panning the pictures, as positioned. The panning control circuit generates independent fixed and variable delays for controlling line memories in the signal processors. Fixed delays control picture positions and variable delays control panning.
摘要翻译： 视频显示系统包括：视频显示器; 第一和第二信号处理器，用于裁剪表示第一和第二图像的第一和第二视频信号; 用于在视频显示器上产生图像的并排显示格式的电路; 以及响应于平移命令信号的平移控制电路，用于以并排显示格式定位所述图像，并且用于独立地平移作为定位的图像。 平移控制电路产生用于控制信号处理器中的线路存储器的独立固定和可变延迟。 固定延时控制图像位置和可变延迟控制平移。
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公开(公告)号：US5345272A
公开(公告)日：1994-09-06
申请号：US940878
申请日：1992-11-03
CPC分类号： H04N7/0122 , H04N3/223 , H04N3/27 , H04N5/45 , H04N7/007 , H04N7/01 , H04N7/0105 , H04N9/641
摘要： Video luminance data from a video signal is selectably compressed and expanded in a first signal path including a first line memory. A second line memory in a parallel signal path processes video chrominance data from the video signal. A control circuit generates respective timing signals for writing data into each of the first and second memories and for reading data from each of first and second the line memories. A timing delay circuit for the control circuit, has video compression and expansion modes of operation. During the compression mode, reading of the second line memory is delayed relative to writing of the second line memory. During the expansion mode, writing of the first line memory is delayed relative to writing of the second line memory or reading of the second line memory is delayed relative to writing of the second line memory. The duration of the timing delays can be selected from a range of values. The line memories are first in first out (FIFO) devices having independently enabled write and read ports.
摘要翻译： PCT No.PCT / US91 / 03813 Sec。 371日期：1992年11月3日 102（e）1992年11月3日的PCT日期1991年5月30日提交。视频信号的视频亮度数据在包括第一行存储器的第一信号路径中被可选择地压缩和扩展。 并行信号路径中的第二行存储器从视频信号处理视频色度数据。 控制电路产生用于将数据写入第一和第二存储器的每一个并用于从第一和第二行存储器中的每一个读取数据的定时信号。 一种用于控制电路的定时延迟电路，具有视频压缩和扩展操作模式。 在压缩模式期间，相对于第二行存储器的写入，第二行存储器的读取被延迟。 在扩展模式期间，第一行存储器的写入相对于第二行存储器的写入而延迟，或者第二行存储器的读取相对于第二行存储器的写入而延迟。 时间延迟的持续时间可以从值的范围中选择。 行存储器是先进先出（FIFO）设备，具有独立使能的写和读端口。
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公开(公告)号：US5289284A
公开(公告)日：1994-02-22
申请号：US691031
申请日：1992-11-12
IPC分类号： H04N5/46 , G06F3/00 , G06T3/40 , G09G5/00 , G09G5/14 , G09G5/377 , G09G5/391 , H04N3/223 , H04N3/227 , H04N3/27 , H04N5/073 , H04N5/14 , H04N5/262 , H04N5/265 , H04N5/44 , H04N5/45 , H04N7/00 , H04N7/01 , H04N7/015 , H04N7/26 , H04N9/64 , H04N11/06 , H04N11/20 , H04N11/24 , H04N5/272
CPC分类号： H04N9/641 , G06T3/0012 , G06T3/4007 , H04N19/90 , H04N3/223 , H04N3/227 , H04N3/27 , H04N5/2624 , H04N5/45 , H04N7/007 , H04N7/01 , H04N7/0105 , H04N7/0122 , H04N7/015 , H04N9/64
摘要： A line memory and control system comprises a line memory, for example a first in first out (FIFO) device. A comparator compares a first value, specifying a location in the horizontal line period where reading or writing of the line memory is to begin, with a second value, fixing pixel location within each line period. A register stores the number of data samples stored in the line memory. A counter counts the number of data samples which have actually been written into the line memory or read from the line memory. The counter has an output of the comparator as a first input and the number of data samples previously stored in the line memory as a second input. In the case of both compression and expansion, a line memory control system assures that the number of samples written into each FIFO line memory be the same as the number of samples read out of each FIFO line memory.
摘要翻译： PCT No.PCT / US91 / 03810 Sec。 371日期：1992年11月12日 102（e）1992年11月12日的PCT日期1991年5月30日提交。一种线路存储器和控制系统包括行存储器，例如先进先出（FIFO）装置。 一个比较器比较一个第一个值，用于指定在行存储器的开始读取或写入的水平行周期中的位置与第二个值，固定每个行周期内的像素位置。 寄存器存储存储在行存储器中的数据样本的数量。 一个计数器计数实际上被写入行存储器或从行存储器中读取的数据样本的数量。 计数器具有作为第一输入的比较器的输出和先前存储在行存储器中的数据样本的数量作为第二输入。 在压缩和扩展的情况下，行存储器控制系统确保写入每个FIFO行存储器的样本数量与从每个FIFO行存储器读出的样本数相同。
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公开(公告)号：US5345270A
公开(公告)日：1994-09-06
申请号：US63480
申请日：1993-05-19
IPC分类号： H04N5/262 , H04N3/223 , H04N3/27 , H04N5/445 , H04N5/45 , H04N7/00 , H04N7/01 , H04N7/08 , H04N9/64 , H04N21/488 , H04N7/04 , H04N5/278
CPC分类号： H04N21/4884 , H04N3/223 , H04N3/27 , H04N5/44513 , H04N5/45 , H04N7/007 , H04N7/01 , H04N7/0105 , H04N7/0122 , H04N7/08 , H04N9/641 , Y10S348/913
摘要： A video display control system comprises: a video display having a wide format display ratio; a letterbox detector for sampling video information in pictures represented by input video signals having a letterbox format and generating a control signal for enlarging the pictures for substantially filling the video display means with active video; and, a first control circuit for restricting operation of the letterbox detector to a vertical range of horizontal lines in each field of the video signal; and, a second control circuit for restricting operation of the letterbox detector to a horizontal range of video data in each of the horizontal lines.
摘要翻译： 视频显示控制系统包括：具有宽格式显示比率的视频显示器; 信箱检测器，用于对由具有信箱格式的输入视频信号表示的图像中的视频信息进行采样，并生成用于放大用于基本上用活动视频填充视频显示装置的图像的控制信号; 以及用于将信箱检测器的操作限制在视频信号的每个场中的水平线的垂直范围的第一控制电路; 以及用于将信箱检测器的操作限制在每条水平线中的视频数据的水平范围的第二控制电路。
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公开(公告)号：US5287188A
公开(公告)日：1994-02-15
申请号：US817685
申请日：1992-01-07
CPC分类号： H04N7/0122 , H04N5/2628
摘要： A video system comprises a video display having a wide format display ratio for displaying a video signal. A signal processor has an interpolator and a first in first out line memory having asynchronous write and read ports for selectably expanding and compressing a picture represented by data in the video signal. The picture is cropped to define a subset of the picture for display by controlling writing of the data into the line memory. A microprocessor for controls provides control signals with selectable time durations and selectable phases relative to a synchronizing component of said video signal for selecting boundaries of the subset of the picture for display. The microprocessor can select the time durations and the phases responsive to user commands.
摘要翻译： 视频系统包括具有用于显示视频信号的宽格式显示比率的视频显示器。 信号处理器具有内插器和具有异步写和读端口的第一输入第一行存储器，用于可选地扩展和压缩由视频信号中的数据表示的图像。 裁剪图像以通过控制将数据写入行存储器来定义要显示的图像的子集。 用于控制的微处理器提供具有可选择的持续时间和相对于所述视频信号的同步分量的可选相位的控制信号，用于选择用于显示的图像的子集的边界。 微处理器可以根据用户命令选择持续时间和相位。
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公开(公告)号：US5432560A
公开(公告)日：1995-07-11
申请号：US938225
申请日：1992-10-26
CPC分类号： H04N7/0122 , H04N3/223 , H04N3/27 , H04N5/45 , H04N7/007 , H04N7/01 , H04N7/0105 , H04N9/641
摘要： A picture overlay system assures proper size and placement of picture overlays in simultaneous picture displays. The system comprises a video memory and a control circuit for writing and reading information from a video signal into and out of the video memory, the information relating to video data and field type. A reading circuit supplies information from the video memory synchronously with a display for another video signal. An interpolator selectively compresses and expands the information read from the reading circuit. The field type information undergoes the compression and expansion together with the video information. A decoding circuit decodes the field type information to identify first and second types of fields and an absence of valid video data. A multiplexer combines the video signals for simultaneous display, operating responsive to the decoding circuit. The reading circuit can comprise an asynchronous line memory for the information read from the video memory, having a write port operable synchronously with the reading of the video memory and a read port operable synchronously with the display for the other video signal.
摘要翻译： PCT No.PCT / US91 / 03815 Sec。 371日期：1992年10月26日 102（e）日期：1992年10月26日PCT 1991年5月30日提交。图像叠加系统确保图像叠加在同时图像显示中的适当尺寸和放置。 该系统包括视频存储器和用于将视频信号中的信息写入和读出视频存储器的信息的控制电路，与视频数据和场类型有关的信息。 读取电路与视频信号同步地提供用于另一视频信号的显示器的信息。 内插器选择性地压缩和扩展从读取电路读取的信息。 字段类型信息与视频信息一起进行压缩和扩展。 解码电路解码字段类型信息以识别第一和第二类型的字段以及没有有效的视频数据。 多路复合器组合用于同时显示的视频信号，响应于解码电路工作。 读取电路可以包括用于从视频存储器读取的信息的异步行存储器，具有与视频存储器的读取同步操作的写入端口以及与其他视频信号的显示器同步操作的读取端口。
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