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    Switching arrangement and method with separated output buffers
    1.
    发明授权
    Switching arrangement and method with separated output buffers 失效

    公开(公告)号：US07145873B2

    公开(公告)日：2006-12-05

    申请号：US09965588

    申请日：2001-09-27

    申请人： Ronald P. Luijten ,  Cyriel Minkenberg ,  Norbert Schumacher ,  Juergen Koehl ,  Bernd Leppla

    发明人： Ronald P. Luijten ,  Cyriel Minkenberg ,  Norbert Schumacher ,  Juergen Koehl ,  Bernd Leppla

    IPC分类号： H04J1/16 ,  H04L12/28

    CPC分类号： H04L47/2441 ,  H04L49/103 ,  H04L49/3018 ,  H04L49/3027 ,  H04L49/3045 ,  H04L49/508

    摘要： The invention proposes a switching arrangement for transporting data packets which comprise a data packet destination information and a payload, to one or more output ports. The switching device is able to route the arriving data packets according to the data packet destination information, to at least one dedicated of the output ports. It comprises at each input port an input buffer with at least as many single input queues as there are output ports, and an input controller for each input port, serving for controlling the order of multiplexing the data packets from the input queues of the corresponding input buffer to the switching device. The total of input ports is divided up into several subsets of input ports. Each subset in the switching device has its separate output buffer for storing at addresses therein at least the payload of each data packet arriving at the input port. At least one set of as many output queues as the switching arrangement has output ports are arranged. In these output queues at least the address of each payload stored in the output buffer is stored, sorted according to the data packet destination information. The stored payload is then deliverable to its dedicated at least one output port under use of the stored addresses.

    Control logic implementation for a non-blocking switch network
    2.
    发明授权
    Control logic implementation for a non-blocking switch network 失效
    非阻塞交换机网络的控制逻辑实现

    公开(公告)号：US07197540B2

    公开(公告)日：2007-03-27

    申请号：US10093920

    申请日：2002-03-08

    申请人： Gottfried A. Goldrian ,  Bernd Leppla ,  Norbert Schumacher ,  Francois Abel ,  Ronald P. Luijten

    发明人： Gottfried A. Goldrian ,  Bernd Leppla ,  Norbert Schumacher ,  Francois Abel ,  Ronald P. Luijten

    IPC分类号： G06F15/167

    CPC分类号： G06F15/17393 ,  H04L49/101 ,  H04L49/1546 ,  H04L49/25 ,  H04L49/3018 ,  H04L49/3027

    摘要： The present invention relates to switching technology in computer networks and in particular to a method and system for switching information packets through a m input, n output device. According to the invention it is proposed to temporarily buffer said packets according to a new, self-explanatory, preferred a linear addressing scheme in which a respective buffer location of consecutive stream packets results from a respective self-explanatory, or linear, respectively, incrementation of a buffer pointer. Preferably, a matrix of FIFO storage elements (10,11,12,13) having an input and an output crossbar can be used for implementing input/output paralleling modes (ILP,OLP) and multiple lanes and achieving address input/output scaling up to a single cycle.

    摘要翻译： 本发明涉及计算机网络中的切换技术，特别涉及一种通过m输入输出设备切换信息分组的方法和系统。 根据本发明，提出根据一种新的，不言自明的优选的线性寻址方案临时缓冲所述分组，其中连续流分组的相应缓冲器位置分别由相应的不说明的或线性的递增 的缓冲区指针。 优选地，可以使用具有输入和输出交叉开关的FIFO存储元件（10,11,12,13）的矩阵来实现输入/输出并行模式（ILP，OLP）和多个通道，并且实现地址输入/输出放大 到一个周期。

    Method of operating a crossbar switch
    5.
    发明授权
    Method of operating a crossbar switch 失效
    操纵交叉开关的方法

    公开(公告)号：US07269158B2

    公开(公告)日：2007-09-11

    申请号：US10378410

    申请日：2003-03-03

    申请人： Abel Francois ,  Bernd Leppla ,  Ronald Peter Luijten ,  Norbert Schumacher

    发明人： Abel Francois ,  Bernd Leppla ,  Ronald Peter Luijten ,  Norbert Schumacher

    IPC分类号： H04L12/28

    CPC分类号： H04L49/254 ,  H04L47/50 ,  H04L49/101 ,  H04L49/1523 ,  H04L49/205 ,  H04L49/3027

    摘要： Apparatus and method of operating a crossbar switch (1) having a control logic, an output port scheduler (2), n input ports (i—0, . . . , i—31) and m output ports (o—0, . . . , o—31), wherein information packets are routed from said n input ports to said m output ports, and wherein said output port scheduler (2) controls the sequence of packets output at said output ports (o—0, . . . , o—31). To ensure fairness regarding packet transfer/routing and the packet sequence, an input port number corresponding to the input port a new information packet is arriving at is stored in round-robin mode in a port number buffer (pnb—0). For output, said input port number is retrieved from said port number buffer (pnb—0) in round robin mode, too, and with this port number, address information regarding the packet is obtained from a control logic buffer of the crossbar switch (1).

    摘要翻译： 操作具有控制逻辑的交叉开关（1）的装置和方法，输出端口调度器（2），n个输入端口（i，...， SUB> 31）和m个输出端口（o < - > 0，...，o - 31），其中信息包从所述n个输入端口路由到所述m个输出端 端口，并且其中所述输出端口调度器（2）控制在所述输出端口（0〜... 0，...，o→31）处输出的分组序列。 为了确保关于分组传送/路由和分组序列的公平性，对应于新信息分组到达的输入端口的输入端口号以循环模式存储在端口号缓冲器（pnb < - SUB > 0）。 对于输出，在循环模式中从所述端口号缓冲器（pnb < - > 0）检索所述输入端口号，并且利用该端口号，从控制逻辑获得关于分组的地址信息 交叉开关（1）的缓冲器。

    Method of operating a crossbar switch
    6.
    发明授权
    Method of operating a crossbar switch 有权
    操纵交叉开关的方法

    公开(公告)号：US07089346B2

    公开(公告)日：2006-08-08

    申请号：US10378365

    申请日：2003-03-03

    申请人： Markus Cebulla ,  Gottfried Andreas Goldrian ,  Bernd Leppla ,  Norbert Schumacher

    发明人： Markus Cebulla ,  Gottfried Andreas Goldrian ,  Bernd Leppla ,  Norbert Schumacher

    IPC分类号： G06F13/00

    CPC分类号： G06F13/4022

    摘要： The present invention relates to a method of operating a crossbar switch (1) having a control logic (2) and n input ports (i—0, . . . , i_n-1) and m output ports (o—0, . . . , o_m-1), wherein information packets of p different priority levels are routed from said n input ports (i—0, . . . , i_n-1) to said m output ports (o—0, . . . , o_m-1). Within said control logic (2), a pool (CRA) of buffers (CRA—0, CRA—1, . . . ) is provided for each crosspoint (4) for temporarily storing address information related to said information packets.

    摘要翻译： 本发明涉及一种操作具有控制逻辑（2）和n个输入端口（i-1，...，i_n-1）的交叉开关（1）的方法和m个输出端口 （0≤0.0，...，o_m-1），其中p个不同优先级的信息分组从所述n个输入端口（i 0 - ...，i_n-1）到所述m个输出端口（0〜... 0，...，o_m-1）。 在所述控制逻辑（2）内，为每个交叉点（4）提供缓冲器（CRA < - > 0，CRA - - 1等）的池（CRA） 用于临时存储与所述信息分组相关的地址信息。

    Logical bus structure including plural physical busses for a multiprocessor system with a multi-level cache memory structure
    8.
    发明授权
    Logical bus structure including plural physical busses for a multiprocessor system with a multi-level cache memory structure 失效
    逻辑总线结构包括具有多级缓存存储器结构的多处理器系统的多个物理总线

    公开(公告)号：US5889969A

    公开(公告)日：1999-03-30

    申请号：US737951

    申请日：1996-11-27

    申请人： Klaus Jorg Getzlaff ,  Bernd Leppla ,  Hans-Warner Tast ,  Udo Wille

    发明人： Klaus Jorg Getzlaff ,  Bernd Leppla ,  Hans-Warner Tast ,  Udo Wille

    IPC分类号： G06F3/00 ,  G06F12/08 ,  G06F13/16 ,  G06F13/36 ,  G06F13/40 ,  G06F15/16 ,  G06F15/167 ,  G06F13/00

    CPC分类号： G06F13/4022 ,  G06F13/1657

    摘要： An improved multiple bus system for a multiprocessor computer system is disclosed for a computer system having a multiple level cache memory structure. The system includes one or more logical busses each including two or more physical busses for coupling multiple processors to a memory unit. Each logical bus is coupled to a bus switching unit which in turn couples all of the processors in the multiprocessor system to a memory unit over the physical busses comprising the logical bus. The system further manages near end signal reception problems caused by multiple processors electrically interconnected over such a bus system.

    摘要翻译： PCT No.PCT / EP95 / 01140 Sec。 371日期：1996年11月27日 102（e）日期1996年11月27日PCT 1995年3月27日PCT公布。 公开号WO96 / 30842 日期1996年10月3日公开了一种用于具有多级高速缓冲存储器结构的计算机系统的用于多处理器计算机系统的改进的多总线系统。 该系统包括一个或多个逻辑总线，每个逻辑总线包括用于将多个处理器耦合到存储器单元的两个或多个物理总线。 每个逻辑总线耦合到总线切换单元，总线切换单元又将多处理器系统中的所有处理器通过包括逻辑总线的物理总线耦合到存储器单元。 该系统进一步管理由这种总线系统电互连的多个处理器引起的近端信号接收问题。

    Electrical circuit for generating pulse strings
    9.
    发明授权
    Electrical circuit for generating pulse strings 失效
    用于产生脉冲串的电路

    公开(公告)号：US5306959A

    公开(公告)日：1994-04-26

    申请号：US858252

    申请日：1992-03-26

    申请人： Guenter Knauft ,  Bernd Leppla ,  Dietmar Schmunkamp ,  Ulrich Weiss

    发明人： Guenter Knauft ,  Bernd Leppla ,  Dietmar Schmunkamp ,  Ulrich Weiss

    IPC分类号： H03K5/15 ,  H03K5/04 ,  H03K3/284 ,  H03K5/13 ,  H03K7/00

    CPC分类号： H03K5/15

    摘要： An electrical circuit for generating clock pulses for a multi-chip computer system which contains a clock generation chip and various logic circuit chips. The clock pulses used on the logic circuit chips are generated on the clock generation chip and are transferred to the logic circuit chips. For the generation of the clock pulses a so-called clock splitter circuit is provided on the clock generation circuit. This clock splitter generates two pulse strings out of a third pulse string which is derived from an oscillator. The clock splitter contains a number of gates and latches which have an impact on the throughput time of a pulse to run through the clock splitter, as well as on the skew of the two generated pulse strings. The invention provides an electrical circuit which has an improved throughput time and skew of the generated pulse strings.

    摘要翻译： 一种用于为包含时钟生成芯片和各种逻辑电路芯片的多芯片计算机系统产生时钟脉冲的电路。 逻辑电路芯片上使用的时钟脉冲在时钟产生芯片上产生并被传送到逻辑电路芯片。 为了产生时钟脉冲，在时钟产生电路上提供所谓的时钟分配器电路。 该时钟分配器产生从振荡器导出的第三脉冲串中的两个脉冲串。 时钟分配器包含多个门和锁存器，这些门和锁存器对脉冲通过时钟分配器的吞吐量时间以及两个产生的脉冲串的偏斜有影响。 本发明提供了一种电路，其具有改善的生成时间和产生的脉冲串的偏斜。

    High availability error self-recovering shared cache for multiprocessor systems
    10.
    发明授权
    High availability error self-recovering shared cache for multiprocessor systems 失效
    多处理器系统的高可用性错误自恢复共享缓存

    公开(公告)号：US6014756A

    公开(公告)日：2000-01-11

    申请号：US765010

    申请日：1996-12-16

    申请人： Gerhard Dottling ,  Klaus-Jorg Getzlaff ,  Bernd Leppla ,  Wille Udo

    发明人： Gerhard Dottling ,  Klaus-Jorg Getzlaff ,  Bernd Leppla ,  Wille Udo

    IPC分类号： G06F12/16 ,  G06F11/00 ,  G06F11/14 ,  G06F12/08

    CPC分类号： G06F11/141

    摘要： A high availability shared cache memory in a tightly coupled multiprocessor system provides an error self-recovery mechanism for errors in the associated cache directory or the shared cache itself. After an error in a congruence class of the cache is indicated by an error status register, self-recovery is accomplished by invalidating all the entries in the shared cache directory means of the accessed congruence class by resetting Valid bits to "0" and by setting the Parity bit to a correct value, wherein the request for data to the main memory is not cancelled.Multiple bit failures in the cached data are recovered by setting the Valid bit in the matching column to "0". The processor reissues the request for data, which is loaded into the processor's private cache and the shared cache as well. Further requests to this data by other processors are served by the shared cache.

    摘要翻译： PCT No.PCT / EP95 / 01453第 371日期1996年12月16日第 102（e）日期1996年12月16日PCT提交1995年8月18日PCT公布。 公开号WO96 / 33459 日期1996年10月24日紧密耦合的多处理器系统中的高可用性共享缓存存储器为关联的缓存目录或共享缓存本身中的错误提供错误自恢复机制。 在错误状态寄存器指示缓存的同余类中的错误之后，通过将有效位复位为“0”并通过设置来使无效所访问的同余类的共享缓存目录中的所有条目来实现自恢复 奇偶校验位到正确的值，其中对主存储器的数据请求不被取消。 通过将匹配列中的有效位设置为“0”，可以恢复缓存数据中的多个位故障。 处理器重新发出数据请求，并将其加载到处理器的私有缓存和共享缓存中。 由其他处理器对该数据的进一步请求由共享高速缓存提供。