公开(公告)号：US07504289B2

公开(公告)日：2009-03-17

申请号：US11258781

申请日：2005-10-26

申请人： Sangwoo Lim ,  Stanley L. Filipiak ,  Paul A. Grudowski ,  Venkat R. Kolagunta

发明人： Sangwoo Lim ,  Stanley L. Filipiak ,  Paul A. Grudowski ,  Venkat R. Kolagunta

IPC分类号： H01L21/8238

CPC分类号： H01L27/1203 ,  H01L21/823807 ,  H01L21/823864 ,  H01L21/823878 ,  H01L21/84 ,  H01L29/7843

摘要： An electronic device can include a first transistor structure including a first gate electrode surrounded by a first sidewall spacer having a first stress and a second transistor structure including a second gate electrode surrounding a second sidewall spacer having second stress. The first sidewall spacer is an only sidewall spacer surrounding the first gate electrode or a closer sidewall spacer as compared to any other sidewall spacer that surrounds the first gate electrode and the second sidewall spacer is an only sidewall spacer surrounding the second gate electrode or a closer sidewall spacer as compared to any other sidewall spacer that surrounds the second gate electrode, wherein the first stress has a lower value as compared to the second stress. More than one process can be used to form the electronic device.

摘要翻译： 电子器件可以包括第一晶体管结构，其包括由具有第一应力的第一侧壁间隔物围绕的第一栅电极和包括围绕具有第二应力的第二侧壁间隔物的第二栅电极的第二晶体管结构。 与围绕第一栅电极的任何其它侧壁间隔物相比，第一侧壁间隔物是围绕第一栅电极或更靠近的侧壁间隔物的唯一侧壁间隔物，并且第二侧壁间隔物是仅围绕第二栅电极的侧壁间隔物 与围绕第二栅电极的任何其它侧壁间隔物相比，其中第一应力具有与第二应力相比较低的值。 可以使用多个过程来形成电子设备。

公开(公告)号：US07214590B2

公开(公告)日：2007-05-08

申请号：US11098874

申请日：2005-04-05

申请人： Sangwoo Lim ,  Paul A. Grudowski ,  Mohamad M. Jahanbani ,  Hsing H. Tseng ,  Choh-Fei Yeap

发明人： Sangwoo Lim ,  Paul A. Grudowski ,  Mohamad M. Jahanbani ,  Hsing H. Tseng ,  Choh-Fei Yeap

IPC分类号： H01L21/336

CPC分类号： H01L21/823462

摘要： A method of forming an electronic device includes etching a portion of a first gate dielectric layer to reduce a thickness of the gate dielectric layer within that portion. In one embodiment, portions not being etched may be covered by mask. In another embodiment, different portions may be etched during different times to give different thicknesses for the first gate dielectric layer. In a particular embodiment, a second gate dielectric layer may be formed over the first gate dielectric layer after etching the portion. The second gate dielectric layer can have a dielectric constant greater than the dielectric constant of the first gate dielectric layer. Subsequent gate electrode and source/drain region formation can be performed to form a transistor structure.

摘要翻译： 形成电子器件的方法包括蚀刻第一栅极介电层的一部分以减小该部分内的栅极介电层的厚度。 在一个实施例中，未被蚀刻的部分可以被掩模覆盖。 在另一个实施例中，不同部分可以在不同时间被蚀刻，以给予第一栅极介电层不同的厚度。 在特定实施例中，可以在蚀刻该部分之后在第一栅极电介质层上形成第二栅极电介质层。 第二栅极介电层可以具有大于第一栅极介电层的介电常数的介电常数。 可以进行随后的栅电极和源/漏区形成以形成晶体管结构。

公开(公告)号：US07402472B2

公开(公告)日：2008-07-22

申请号：US11067257

申请日：2005-02-25

申请人： Sangwoo Lim ,  Paul A. Grudowski ,  Tien Ying Luo ,  Olubunmi O. Adetutu ,  Hsing H. Tseng

发明人： Sangwoo Lim ,  Paul A. Grudowski ,  Tien Ying Luo ,  Olubunmi O. Adetutu ,  Hsing H. Tseng

IPC分类号： H01L21/336

CPC分类号： H01L21/02329 ,  H01L21/02181 ,  H01L21/0234 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/3141 ,  H01L21/3144 ,  H01L21/3185 ,  H01L29/4908 ,  H01L29/511 ,  H01L29/6659 ,  H01L29/7833

摘要： A gate dielectric is treated with a nitridation step and an anneal. After this, an additional nitridation step and anneal is performed. The second nitridation and anneal results in an improvement in the relationship between gate leakage current density and current drive of the transistors that are ultimately formed.

摘要翻译： 用氮化步骤和退火处理栅极电介质。 之后，进行另外的氮化步骤和退火。 第二次氮化和退火导致栅极漏电流密度与最终形成的晶体管的电流驱动之间的关系得到改善。

公开(公告)号：US20060223266A1

公开(公告)日：2006-10-05

申请号：US11098874

申请日：2005-04-05

申请人： Sangwoo Lim ,  Paul Grudowski ,  Mohamad Jahanbani ,  Hsing Tseng ,  Choh-Fei Yeap

发明人： Sangwoo Lim ,  Paul Grudowski ,  Mohamad Jahanbani ,  Hsing Tseng ,  Choh-Fei Yeap

IPC分类号： H01L21/8234

CPC分类号： H01L21/823462

摘要： A method of forming an electronic device includes etching a portion of a first gate dielectric layer to reduce a thickness of the gate dielectric layer within that portion. In one embodiment, portions not being etched may be covered by mask. In another embodiment, different portions may be etched during different times to give different thicknesses for the first gate dielectric layer. In a particular embodiment, a second gate dielectric layer may be formed over the first gate dielectric layer after etching the portion. The second gate dielectric layer can have a dielectric constant greater than the dielectric constant of the first gate dielectric layer. Subsequent gate electrode and source/drain region formation can be performed to form a transistor structure.

摘要翻译： 一种形成电子器件的方法包括蚀刻第一栅极电介质层的一部分以减小该部分内的栅极电介质层的厚度。 在一个实施例中，未被蚀刻的部分可以被掩模覆盖。 在另一个实施例中，不同部分可以在不同时间被蚀刻，以给予第一栅极介电层不同的厚度。 在特定实施例中，可以在蚀刻该部分之后在第一栅极电介质层上形成第二栅极电介质层。 第二栅极介电层可以具有大于第一栅极介电层的介电常数的介电常数。 可以进行随后的栅电极和源/漏区形成以形成晶体管结构。

公开(公告)号：US20070090455A1

公开(公告)日：2007-04-26

申请号：US11258781

申请日：2005-10-26

申请人： Sangwoo Lim ,  Stanley Filipiak ,  Paul Grudowski ,  Venkat Kolagunta

发明人： Sangwoo Lim ,  Stanley Filipiak ,  Paul Grudowski ,  Venkat Kolagunta

IPC分类号： H01L29/76 ,  H01L21/8238 ,  H01L21/336 ,  H01L27/12 ,  H01L29/94 ,  H01L27/01 ,  H01L31/00 ,  H01L31/0392

CPC分类号： H01L27/1203 ,  H01L21/823807 ,  H01L21/823864 ,  H01L21/823878 ,  H01L21/84 ,  H01L29/7843

摘要： An electronic device can include a first transistor structure including a first gate electrode surrounded by a first sidewall spacer having a first stress and a second transistor structure including a second gate electrode surrounding a second sidewall spacer having second stress. The first sidewall spacer is an only sidewall spacer surrounding the first gate electrode or a closer sidewall spacer as compared to any other sidewall spacer that surrounds the first gate electrode and the second sidewall spacer is an only sidewall spacer surrounding the second gate electrode or a closer sidewall spacer as compared to any other sidewall spacer that surrounds the second gate electrode, wherein the first stress has a lower value as compared to the second stress. More than one process can be used to form the electronic device.

摘要翻译： 电子器件可以包括第一晶体管结构，其包括由具有第一应力的第一侧壁间隔物围绕的第一栅电极和包括围绕具有第二应力的第二侧壁间隔物的第二栅电极的第二晶体管结构。 与围绕第一栅电极的任何其它侧壁间隔物相比，第一侧壁间隔物是围绕第一栅电极或更靠近的侧壁间隔物的唯一侧壁间隔物，并且第二侧壁间隔物是仅围绕第二栅电极的侧壁间隔物 与围绕第二栅电极的任何其它侧壁间隔物相比，其中第一应力具有与第二应力相比较低的值。 可以使用多个过程来形成电子设备。

公开(公告)号：US20060194423A1

公开(公告)日：2006-08-31

申请号：US11067257

申请日：2005-02-25

申请人： Sangwoo Lim ,  Paul Grudowski ,  Tien Luo ,  Olubunmi Adetutu ,  Hsing Tseng

发明人： Sangwoo Lim ,  Paul Grudowski ,  Tien Luo ,  Olubunmi Adetutu ,  Hsing Tseng

IPC分类号： H01L21/3205 ,  H01L21/31 ,  H01L21/336

CPC分类号： H01L21/02329 ,  H01L21/02181 ,  H01L21/0234 ,  H01L21/28185 ,  H01L21/28202 ,  H01L21/3141 ,  H01L21/3144 ,  H01L21/3185 ,  H01L29/4908 ,  H01L29/511 ,  H01L29/6659 ,  H01L29/7833

摘要： A gate dielectric is treated with a nitridation step and an anneal. After this, an additional nitridation step and anneal is performed. The second nitridation and anneal results in an improvement in the relationship between gate leakage current density and current drive of the transistors that are ultimately formed.

摘要翻译： 用氮化步骤和退火处理栅极电介质。 之后，进行另外的氮化步骤和退火。 第二次氮化和退火导致栅极漏电流密度与最终形成的晶体管的电流驱动之间的关系得到改善。

公开(公告)号：US20080087954A1

公开(公告)日：2008-04-17

申请号：US11955009

申请日：2007-12-12

申请人： Sangwoo Lim ,  Robert Steimle

发明人： Sangwoo Lim ,  Robert Steimle

IPC分类号： H01L29/76

CPC分类号： H01L21/28273 ,  B82Y10/00 ,  H01L27/115 ,  H01L29/42332 ,  H01L29/7881 ,  Y10S977/936 ,  Y10S977/943

摘要： A semiconductor device includes a substrate (12), a first insulating layer (14) over a surface of the substrate (12), a layer of nanocrystals (13) over a surface of the first insulating layer (14), a second insulating layer (15) over the layer of nanocrystals (13). A nitriding ambient is applied to the second insulating layer (15) to form a barrier to further oxidation when a third insulating layer (22) is formed over the substrate (12). The nitridation of the second insulating layer (15) prevents oxidation or shrinkage of the nanocrystals and an increase in the thickness of the first insulating layer 14 without adding complexity to the process flow for manufacturing the semiconductor device (10).

摘要翻译： 半导体器件包括衬底（12），在衬底（12）的表面上的第一绝缘层（14），在第一绝缘层（14）的表面上的纳米晶体层，第二绝缘层 （15）超过纳米晶体层（13）。 当在衬底（12）上形成第三绝缘层（22）时，氮化环境被施加到第二绝缘层（15）以形成阻挡层以进一步氧化。 第二绝缘层（15）的氮化防止了纳米晶体的氧化或收缩以及第一绝缘层14的厚度的增加，而不会增加用于制造半导体器件（10）的工艺流程的复杂性。

公开(公告)号：US20060166493A1

公开(公告)日：2006-07-27

申请号：US11043827

申请日：2005-01-26

申请人： Sangwoo Lim ,  Robert Steimle

发明人： Sangwoo Lim ,  Robert Steimle

IPC分类号： H01L21/4763

CPC分类号： H01L21/28273 ,  B82Y10/00 ,  H01L27/115 ,  H01L29/42332 ,  H01L29/7881 ,  Y10S977/936 ,  Y10S977/943

摘要： A semiconductor device includes a substrate (12), a first insulating layer (14) over a surface of the substrate (12), a layer of nanocrystals (13) over a surface of the first insulating layer (14), a second insulating layer (15) over the layer of nanocrystals (13). A nitriding ambient is applied to the second insulating layer (15) to form a barrier to further oxidation when a third insulating layer (22) is formed over the substrate (12). The nitridation of the second insulating layer (15) prevents oxidation or shrinkage of the nanocrystals and an increase in the thickness of the first insulating layer 14 without adding complexity to the process flow for manufacturing the semiconductor device (10).

摘要翻译： 半导体器件包括衬底（12），在衬底（12）的表面上的第一绝缘层（14），在第一绝缘层（14）的表面上的纳米晶体层，第二绝缘层 （15）超过纳米晶体层（13）。 当在衬底（12）上形成第三绝缘层（22）时，氮化环境被施加到第二绝缘层（15）以形成阻挡层以进一步氧化。 第二绝缘层（15）的氮化防止了纳米晶体的氧化或收缩以及第一绝缘层14的厚度的增加，而不会增加用于制造半导体器件（10）的工艺流程的复杂性。

公开(公告)号：US07041562B2

公开(公告)日：2006-05-09

申请号：US10696079

申请日：2003-10-29

申请人： Sangwoo Lim ,  Yongjoo Jeon ,  Choh-Fei Yeap

发明人： Sangwoo Lim ,  Yongjoo Jeon ,  Choh-Fei Yeap

IPC分类号： H01L21/311

CPC分类号： H01L21/02054 ,  H01L21/823462 ,  H01L21/823857 ,  Y10S438/981

摘要： Embodiments of the present invention relate to semiconductor structures having multiple gate dielectric structures. One embodiment forms semiconductor devices in multiple regions having different dielectric thicknesses where the interface between the gate dielectric and the semiconductor substrate is protected to result in an improved (e.g. less rough) interface. One embodiment includes forming a dielectric layer overlying a substrate, partially etching the dielectric layer in at least one of the multiple regions, and ashing the dielectric layer. The remaining portion of the dielectric layer (due to the partial etch) may then help protect the underlying substrate from damage during a subsequent preclean. Afterwards, in one embodiment, the gate dielectric layer is grown to achieve a target gate dielectric thickness in at least one of the regions. This may also help further densify the gate dielectric layer. Processing may then be continued to form semiconductor devices in each of the multiple regions.

摘要翻译： 本发明的实施例涉及具有多个栅介质结构的半导体结构。 一个实施例在具有不同介电厚度的多个区域中形成半导体器件，其中栅极电介质和半导体衬底之间的界面被保护以导致改进的（例如较不粗糙的）界面。 一个实施例包括形成覆盖衬底的电介质层，部分地蚀刻多个区域中的至少一个中的电介质层，以及灰化介电层。 电介质层的剩余部分（由于局部蚀刻）可能有助于保护下一层衬底在随后的预清洗过程中不被损坏。 之后，在一个实施例中，生长栅介质层以在至少一个区域中实现目标栅介质厚度。 这还可以有助于进一步增强栅极介质层的密度。 然后可以继续处理以在多个区域的每一个中形成半导体器件。

公开(公告)号：US20050093063A1

公开(公告)日：2005-05-05

申请号：US10696079

申请日：2003-10-29

申请人： Sangwoo Lim ,  Yongjoo Jeon ,  Choh-Fei Yeap

发明人： Sangwoo Lim ,  Yongjoo Jeon ,  Choh-Fei Yeap

IPC分类号： H01L21/02 ,  H01L21/306 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/01 ,  H01L21/31 ,  H01L21/469 ,  H01L27/12 ,  H01L31/0392

CPC分类号： H01L21/02054 ,  H01L21/823462 ,  H01L21/823857 ,  Y10S438/981

摘要： Embodiments of the present invention relate to semiconductor structures having multiple gate dielectric structures. One embodiment forms semiconductor devices in multiple regions having different dielectric thicknesses where the interface between the gate dielectric and the semiconductor substrate is protected to result in an improved (e.g. less rough) interface. One embodiment includes forming a dielectric layer overlying a substrate, partially etching the dielectric layer in at least one of the multiple regions, and ashing the dielectric layer. The remaining portion of the dielectric layer (due to the partial etch) may then help protect the underlying substrate from damage during a subsequent preclean. Afterwards, in one embodiment, the gate dielectric layer is grown to achieve a target gate dielectric thickness in at least one of the regions. This may also help further densify the gate dielectric layer. Processing may then be continued to form semiconductor devices in each of the multiple regions.

摘要翻译： 本发明的实施例涉及具有多个栅介质结构的半导体结构。 一个实施例在具有不同介电厚度的多个区域中形成半导体器件，其中栅极电介质和半导体衬底之间的界面被保护以导致改进的（例如较不粗糙的）界面。 一个实施例包括形成覆盖衬底的电介质层，部分地蚀刻多个区域中的至少一个中的电介质层，以及灰化介电层。 电介质层的剩余部分（由于局部蚀刻）可能有助于保护下一层衬底在随后的预清洗过程中不被损坏。 之后，在一个实施例中，生长栅介质层以在至少一个区域中实现目标栅介质厚度。 这还可以有助于进一步增强栅极介质层的密度。 然后可以继续处理以在多个区域的每一个中形成半导体器件。