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    On-chip identification circuit incorporating pairs of conductors, each having an essentially random chance of being shorted together as a result of process variations
    1.
    发明授权
    On-chip identification circuit incorporating pairs of conductors, each having an essentially random chance of being shorted together as a result of process variations 有权
    集成了导体对的片上识别电路，每个导体具有由于工艺变化而基本上随机的短路的机会

    公开(公告)号：US08291357B2

    公开(公告)日：2012-10-16

    申请号：US11869179

    申请日：2007-10-09

    申请人： Serafino Bueti ,  Adam J. Courchesne ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    发明人： Serafino Bueti ,  Adam J. Courchesne ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    IPC分类号： G06F9/45

    CPC分类号： H01L23/544 ,  H01L23/5286 ,  H01L2223/5444 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/19043 ,  H01L2924/00

    摘要： Disclosed are embodiments of on-chip identification circuitry. In one embodiment, pairs of conductors (e.g., metal pads, vias, lines) are formed within one or more metallization layers. The distance between the conductors in each pair is predetermined so that, given known across chip line variations, there is a random chance (i.e., an approximately 50/50 chance) of a short. In another embodiment different masks form first conductors (e.g., metal lines separated by varying distances and having different widths) and second conductors (e.g., metal vias separated by varying distances and having equal widths). The first and second conductors alternate across the chip. Due to the different separation distances and widths of the first conductors, the different separation distances of the second conductors and, random mask alignment variations, each first conductor can short to up to two second conductors. In each embodiment the resulting pattern of shorts and opens, can be used as an on-chip identifier or private key.

    摘要翻译： 公开了片上识别电路的实施例。 在一个实施例中，在一个或多个金属化层内形成导体对（例如，金属焊盘，通孔，线）。 每对中的导体之间的距离是预先确定的，因此，在已知的跨越芯片线的变化中，存在短路的随机机会（即，大约50/50的几率）。 在另一个实施例中，不同的掩模形成第一导体（例如，由变化的距离分隔并具有不同宽度的金属线）和第二导体（例如，通过变化的距离分开并具有相等宽度的金属通孔）。 第一和第二导体在芯片之间交替。 由于第一导体的分离距离和宽度不同，第二导体的不同间隔距离和随机掩模对准变化，每个第一导体可以短至多达两个第二导体。 在每个实施例中，所得到的短路和开路模式可用作片上标识符或私钥。

    DESIGN STRUCTURE FOR CHIP IDENTIFICATION SYSTEM
    2.
    发明申请
    DESIGN STRUCTURE FOR CHIP IDENTIFICATION SYSTEM 审中-公开
    芯片识别系统设计结构

    公开(公告)号：US20090094566A1

    公开(公告)日：2009-04-09

    申请号：US12105883

    申请日：2008-04-18

    申请人： Serafino Bueti ,  Adam J. Courchesne ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    发明人： Serafino Bueti ,  Adam J. Courchesne ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    IPC分类号： G06F17/50

    CPC分类号： G06K19/067

    摘要： Disclosed is a design structure for an on-chip identification circuitry. In one embodiment, pairs of conductors (e.g., metal pads, vias, lines) are formed within one or more metallization layers. The distance between the conductors in each pair is predetermined so that, given known across chip line variations, there is a random chance (i.e., an approximately 50/50 chance) of a short. In another embodiment different masks form first conductors (e.g., metal lines separated by varying distances and having different widths) and second conductors (e.g., metal vias separated by varying distances and having equal widths). The first and second conductors alternate across the chip. Due to the different separation distances and widths of the first conductors, the different separation distances of the second conductors and, random mask alignment variations, each first conductor can short to up to two second conductors. In each embodiment the resulting pattern of shorts and opens, can be used as an on-chip identifier or private key.

    摘要翻译： 公开了用于片上识别电路的设计结构。 在一个实施例中，在一个或多个金属化层内形成导体对（例如，金属焊盘，通孔，线）。 每对中的导体之间的距离是预先确定的，因此，在已知的跨越芯片线的变化中，存在短路的随机机会（即，大约50/50的几率）。 在另一个实施例中，不同的掩模形成第一导体（例如，由变化的距离分隔并具有不同宽度的金属线）和第二导体（例如，通过变化的距离分开并具有相等宽度的金属通孔）。 第一和第二导体在芯片之间交替。 由于第一导体的分离距离和宽度不同，第二导体的不同间隔距离和随机掩模对准变化，每个第一导体可以短至多达两个第二导体。 在每个实施例中，所得到的短路和开路模式可用作片上标识符或私钥。

    CHIP IDENTIFICATION SYSTEM AND METHOD
    5.
    发明申请
    CHIP IDENTIFICATION SYSTEM AND METHOD 有权
    芯片识别系统和方法

    公开(公告)号：US20090091351A1

    公开(公告)日：2009-04-09

    申请号：US11869179

    申请日：2007-10-09

    申请人： Serafino Bueti ,  Adams J. Courchesne ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    发明人： Serafino Bueti ,  Adams J. Courchesne ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    IPC分类号： H03K19/00 ,  H01L23/544

    CPC分类号： H01L23/544 ,  H01L23/5286 ,  H01L2223/5444 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/19043 ,  H01L2924/00

    摘要： Disclosed are embodiments of on-chip identification circuitry. In one embodiment, pairs of conductors (e.g., metal pads, vias, lines) are formed within one or more metallization layers. The distance between the conductors in each pair is predetermined so that, given known across chip line variations, there is a random chance (i.e., an approximately 50/50 chance) of a short. In another embodiment different masks form first conductors (e.g., metal lines separated by varying distances and having different widths) and second conductors (e.g., metal vias separated by varying distances and having equal widths). The first and second conductors alternate across the chip. Due to the different separation distances and widths of the first conductors, the different separation distances of the second conductors and, random mask alignment variations, each first conductor can short to up to two second conductors. In each embodiment the resulting pattern of shorts and opens, can be used as an on-chip identifier or private key.

    摘要翻译： 公开了片上识别电路的实施例。 在一个实施例中，在一个或多个金属化层内形成导体对（例如，金属焊盘，通孔，线）。 每对中的导体之间的距离是预先确定的，因此，在已知的跨越芯片线的变化中，存在短路的随机机会（即，大约50/50的几率）。 在另一个实施例中，不同的掩模形成第一导体（例如，由变化的距离分隔并具有不同宽度的金属线）和第二导体（例如，通过变化的距离分开并具有相等宽度的金属通孔）。 第一和第二导体在芯片之间交替。 由于第一导体的分离距离和宽度不同，第二导体的不同间隔距离和随机掩模对准变化，每个第一导体可以短至多达两个第二导体。 在每个实施例中，所得到的短路和开路模式可用作片上标识符或私钥。

    Dynamic critical path detector for digital logic circuit paths
    6.
    发明授权
    Dynamic critical path detector for digital logic circuit paths 有权
    用于数字逻辑电路路径的动态关键路径检测器

    公开(公告)号：US08132136B2

    公开(公告)日：2012-03-06

    申请号：US11937111

    申请日：2007-11-08

    申请人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    发明人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081

    摘要： Method for correcting timing failures in an integrated circuit and device for monitoring an integrated circuit. The method includes placing a first and second latch near a critical path. The first latch has an input comprising a data value on the critical path. The method further includes generating a delayed data value from the data value, latching the delayed data value in the second latch, comparing the data value with the delayed data value to determine whether the critical path comprises a timing failure condition, and executing a predetermined corrective measure for the critical path. The invention is also directed to a design structure on which a circuit resides.

    摘要翻译： 用于校正集成电路中的定时故障的方法和用于监视集成电路的装置。 该方法包括将第一和第二闩锁放置在关键路径附近。 第一锁存器具有包括关键路径上的数据值的输入。 该方法还包括从数据值产生延迟的数据值，将延迟的数据值锁存在第二锁存器中，将数据值与延迟的数据值进行比较，以确定关键路径是否包括定时失败状况，以及执行预定的校正 衡量关键路径。 本发明还涉及电路所在的设计结构。

    DYNAMIC CRITICAL PATH DETECTOR FOR DIGITAL LOGIC CIRCUIT PATHS
    7.
    发明申请
    DYNAMIC CRITICAL PATH DETECTOR FOR DIGITAL LOGIC CIRCUIT PATHS 有权
    DIGITAL LOGIC CIRCUIT PATHS的动态关键路径探测器

    公开(公告)号：US20090044160A1

    公开(公告)日：2009-02-12

    申请号：US11937111

    申请日：2007-11-08

    申请人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    发明人： Serafino Bueti ,  Kenneth J. Goodnow ,  Todd E. Leonard ,  Gregory J. Mann ,  Peter A. Sandon ,  Peter A. Twombly ,  Charles S. Woodruff

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081

    摘要： Method for correcting timing failures in an integrated circuit and device for monitoring an integrated circuit. The method includes placing a first and second latch near a critical path. The first latch has an input comprising a data value on the critical path. The method further includes generating a delayed data value from the data value, latching the delayed data value in the second latch, comparing the data value with the delayed data value to determine whether the critical path comprises a timing failure condition, and executing a predetermined corrective measure for the critical path. The invention is also directed to a design structure on which a circuit resides.

    摘要翻译： 用于校正集成电路中的定时故障的方法和用于监视集成电路的装置。 该方法包括将第一和第二闩锁放置在关键路径附近。 第一锁存器具有包括关键路径上的数据值的输入。 该方法还包括从数据值产生延迟的数据值，将延迟的数据值锁存在第二锁存器中，将数据值与延迟的数据值进行比较，以确定关键路径是否包括定时失败状态，以及执行预定的校正 衡量关键路径。 本发明还涉及电路所在的设计结构。

    Executing Software Within Real-Time Hardware Constraints Using Functionally Programmable Branch Table
    10.
    发明申请
    Executing Software Within Real-Time Hardware Constraints Using Functionally Programmable Branch Table 审中-公开
    使用功能可编程分支表在实时硬件约束中执行软件

    公开(公告)号：US20080282072A1

    公开(公告)日：2008-11-13

    申请号：US11745657

    申请日：2007-05-08

    申请人： Todd E. Leonard ,  Jason M. Norman ,  Peter A. Sandon

    发明人： Todd E. Leonard ,  Jason M. Norman ,  Peter A. Sandon

    IPC分类号： G06F9/44 ,  G06F15/00 ,  G06F9/46

    CPC分类号： G06F9/30054 ,  G06F15/7867

    摘要： A computer system is disclosed which includes a CPU or microprocessor to drive tightly constrained hardware events. The system comprises a processor having a set of system inputs to drive a functionally programmable event, and a fast branch in the CPU including a state handler to execute instructions from the CPU to process the event. A queue in the CPU stores the events such that the non-pre-empted events are serviced in the order they are received.

    摘要翻译： 公开了一种计算机系统，其包括用于驱动紧密约束的硬件事件的CPU或微处理器。 该系统包括具有用于驱动功能可编程事件的一组系统输入的处理器，以及CPU中的快速分支，包括状态处理程序，以执行来自CPU的处理该事件的指令。 CPU中的队列存储事件，使得非预先占用的事件按照接收的顺序进行服务。