公开(公告)号：US20080061030A1

公开(公告)日：2008-03-13

申请号：US11531590

申请日：2006-09-13

申请人： Sheng-Chieh Liu ,  Tzu-Yang Wu ,  Sheng-Liang Pan ,  Yuan-Bang Lee ,  U. H. Lin

发明人： Sheng-Chieh Liu ,  Tzu-Yang Wu ,  Sheng-Liang Pan ,  Yuan-Bang Lee ,  U. H. Lin

IPC分类号： C23F1/00

CPC分类号： H01L31/1884 ,  Y02E10/50

摘要： A method of patterning an indium tin oxide film includes the steps of forming a cap layer over the indium tin oxide film and subjecting exposed areas of the indium tin oxide film to a water plasma.

摘要翻译： 图案化氧化铟锡膜的方法包括以下步骤：在氧化铟锡膜上形成覆盖层，并使铟锡氧化物膜的暴露区域成为水等离子体。

公开(公告)号：US20060175290A1

公开(公告)日：2006-08-10

申请号：US11054015

申请日：2005-02-09

申请人： Yuan-Bang Lee ,  Tzu-Yang Wu ,  Sheng-Liang Pan ,  Chung-Yuan Cheng ,  Sheng-Chieh Liu

发明人： Yuan-Bang Lee ,  Tzu-Yang Wu ,  Sheng-Liang Pan ,  Chung-Yuan Cheng ,  Sheng-Chieh Liu

IPC分类号： C23F1/00 ,  H01L21/302 ,  B44C1/22 ,  C03C15/00

CPC分类号： H01L21/32138 ,  C23F4/00 ,  G03F7/427 ,  H01L21/31138 ,  H01L21/32136

摘要： An pure H2O stripping process for etched metal wafers effectively solves the metal corrosion deficiencies induced by O2, N2 plasma charging. The pure H2O plasma stripping releases and neutralizes the storage of positive charge accumulated in the wafer, reduces chlorine concentration, and effectively strips the photoresist and etching residue. Thereby reducing metal corrosion and increases the anti-metal corrosion window. The pure H2O plasma stripping requires no additional equipment and or steps.

摘要翻译： 用于蚀刻的金属晶片的纯H 2 O 2剥离工艺有效地解决了由O 2，N 2等离子体充电引起的金属腐蚀缺陷。 纯H 2 O等离子体剥离释放和中和积聚在晶片中的正电荷的存储，降低氯浓度，并有效地剥离光致抗蚀剂和蚀刻残留物。 从而减少金属腐蚀并增加抗金属腐蚀窗口。 纯H 2 O 3等离子体剥离不需要额外的设备和/或步骤。

公开(公告)号：US07611960B2

公开(公告)日：2009-11-03

申请号：US11409582

申请日：2006-04-24

申请人： Sheng-Chieh Liu ,  Chia-Hung Kao ,  Tzu-Yang Wu ,  Sheng-Liang Pan ,  Yuan-Bang Lee

发明人： Sheng-Chieh Liu ,  Chia-Hung Kao ,  Tzu-Yang Wu ,  Sheng-Liang Pan ,  Yuan-Bang Lee

IPC分类号： H01L21/76 ,  H01L21/302 ,  H01L21/461

CPC分类号： B81C1/00603

摘要： Disclosed is a method and a system for wafer backside alignment. A zero mark patterning on front side of a substrate. A plurality of layers are deposited on the front side of the substrate. The wafer is flipped over with backside of the substrate facing up, and a through wafer etching is performed from the backside to an etch stop layer deposited over the front side of the substrate.

摘要翻译： 公开了一种用于晶片背面对准的方法和系统。 在基板的正面上形成零标记。 多个层沉积在基板的正面上。 将晶片的背面朝上翻转，从背面到沉积在基板前侧的蚀刻停止层进行贯通晶片蚀刻。

公开(公告)号：US20070249137A1

公开(公告)日：2007-10-25

申请号：US11409582

申请日：2006-04-24

申请人： Sheng-Chieh Liu ,  Chia-Hung Kao ,  Tzu-Yang Wu ,  Sheng-Liang Pan ,  Yuan-Bang Lee

发明人： Sheng-Chieh Liu ,  Chia-Hung Kao ,  Tzu-Yang Wu ,  Sheng-Liang Pan ,  Yuan-Bang Lee

IPC分类号： H01L21/306 ,  H01L21/76 ,  H01L21/302

CPC分类号： B81C1/00603

摘要： Disclosed is a method and a system for wafer backside alignment. A zero mark patterning on front side of a substrate. A plurality of layers are deposited on the front side of the substrate. The wafer is flipped over with backside of the substrate facing up, and a through wafer etching is performed from the backside to an etch stop layer deposited over the front side of the substrate.

摘要翻译： 公开了一种用于晶片背面对准的方法和系统。 在基板的正面上形成零标记。 多个层沉积在基板的正面上。 将晶片的背面朝上翻转，从背面到沉积在基板前侧的蚀刻停止层进行贯通晶片蚀刻。

公开(公告)号：US07494830B2

公开(公告)日：2009-02-24

申请号：US11697543

申请日：2007-04-06

申请人： Sheng-Chieh Liu ,  Tzu-Yang Wu ,  Ya-Wen Lee ,  Jeffery Chu ,  Hsueh-Liang Chou ,  Chia-Hung Kao

发明人： Sheng-Chieh Liu ,  Tzu-Yang Wu ,  Ya-Wen Lee ,  Jeffery Chu ,  Hsueh-Liang Chou ,  Chia-Hung Kao

IPC分类号： H01L23/544

CPC分类号： H01L22/34 ,  B81C1/00603 ,  B81C99/0065 ,  B81C2203/051 ,  G03F7/70633 ,  G03F9/7084 ,  G03F9/7088 ,  H01L23/544 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： A method for wafer backside alignment overlay accuracy includes forming a buried layer on a front-side of a wafer; forming a conductive layer on the buried layer and patterning a first test structure and a second test structure therein; forming an etch stop layer on the conductive layer; etching through the wafer from the backside to perform an alignment process with the first test structure; and determining an overlay accuracy of the alignment process with the second test structure. The first test structure includes an optical vernier and the second test structure includes an electrical testing structure.

摘要翻译： 一种用于晶片背面对准覆盖精度的方法包括在晶片的正面上形成掩埋层; 在所述掩埋层上形成导电层并在其中构图第一测试结构和第二测试结构; 在导电层上形成蚀刻停止层; 从背面蚀刻晶片以对第一测试结构执行对准过程; 以及确定与第二测试结构的对准过程的重叠精度。 第一测试结构包括光学游标，第二测试结构包括电测试结构。

公开(公告)号：US20080248600A1

公开(公告)日：2008-10-09

申请号：US11697543

申请日：2007-04-06

申请人： Sheng-Chieh Liu ,  Tzu-Yang Wu ,  Ya-Wen Lee ,  Jeffrey Chu ,  Hsueh-Liang Chou ,  Chia-Hung Kao

发明人： Sheng-Chieh Liu ,  Tzu-Yang Wu ,  Ya-Wen Lee ,  Jeffrey Chu ,  Hsueh-Liang Chou ,  Chia-Hung Kao

IPC分类号： H01L21/00

CPC分类号： H01L22/34 ,  B81C1/00603 ,  B81C99/0065 ,  B81C2203/051 ,  G03F7/70633 ,  G03F9/7084 ,  G03F9/7088 ,  H01L23/544 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： A method for wafer backside alignment overlay accuracy includes forming a buried layer on a front-side of a wafer; forming a conductive layer on the buried layer and patterning a first test structure and a second test structure therein; forming an etch stop layer on the conductive layer; etching through the wafer from the backside to perform an alignment process with the first test structure; and determining an overlay accuracy of the alignment process with the second test structure. The first test structure includes an optical vernier and the second test structure includes an electrical testing structure.

摘要翻译： 一种用于晶片背面对准覆盖精度的方法包括在晶片的正面上形成掩埋层; 在所述掩埋层上形成导电层并在其中构图第一测试结构和第二测试结构; 在导电层上形成蚀刻停止层; 从背面蚀刻晶片，以与第一测试结构进行对准过程; 以及确定与第二测试结构的对准过程的重叠精度。 第一测试结构包括光学游标，第二测试结构包括电测试结构。