公开(公告)号：US06713382B1

公开(公告)日：2004-03-30

申请号：US10059268

申请日：2002-01-31

申请人： Suzette K. Pangrle ,  Ecran Adem ,  Calvin Gabriel ,  Lynne A. Okada

发明人： Suzette K. Pangrle ,  Ecran Adem ,  Calvin Gabriel ,  Lynne A. Okada

IPC分类号： H01L214763

CPC分类号： H01L21/76802 ,  H01L21/76831

摘要： A method of manufacturing a semiconductor device includes forming a first level, forming a first barrier layer over the first level, forming a dielectric layer over the first barrier layer, forming an opening having side surfaces through the dielectric layer, etching the first barrier layer, and filling the opening with metal to form a first metal feature. The process also includes the step of replacing hydroxyl terminated ions on the side surfaces. This step of replacing the hydroxyl terminated ions can occur after the opening is formed or after the first barrier layer is etched. A semiconductor device produced by the method of manufacturing is also disclosed.

摘要翻译： 一种制造半导体器件的方法包括形成第一层，在第一层上形成第一势垒层，在第一阻挡层上形成电介质层，形成通过介电层的侧表面的开口，蚀刻第一阻挡层， 并用金属填充开口以形成第一金属特征。 该方法还包括在侧表面上置换羟基封端的离子的步骤。 取代羟基封端的离子的该步骤可以在形成开口之后或在第一阻挡层被蚀刻之后发生。 还公开了通过制造方法制造的半导体器件。

公开(公告)号：US20050121738A1

公开(公告)日：2005-06-09

申请号：US10726380

申请日：2003-12-03

申请人： Calvin Gabriel ,  Christopher Lyons ,  Marina Plat ,  Ramkumar Subramanian

发明人： Calvin Gabriel ,  Christopher Lyons ,  Marina Plat ,  Ramkumar Subramanian

IPC分类号： H01L21/60 ,  H01L31/107

CPC分类号： H01L21/76897

摘要： An apparatus and a method of fabricating a semiconductor device including the steps of forming a gate dielectric layer on a semiconductor substrate; forming a gate electrode over the gate dielectric layer wherein the gate electrode defines a channel interposed between source/drain regions formed within an active region of the semiconductor substrate; and forming contact etch resistant spacers on sidewalls of the gate electrode and sidewalls of the gate dielectric layer, the contact etch resistant spacers are of a non-silicon oxide and a non-nitride material.

摘要翻译： 一种制造半导体器件的装置和方法，包括以下步骤：在半导体衬底上形成栅介电层; 在所述栅极电介质层上形成栅电极，其中所述栅电极限定介于形成在所述半导体衬底的有源区内的源/漏区之间的沟道; 以及在所述栅电极的侧壁和所述栅介质层的侧壁上形成耐接触蚀刻间隔物，所述耐接触蚀刻间隔物为非氧化硅和非氮化物材料。

公开(公告)号：US6060376A

公开(公告)日：2000-05-09

申请号：US5244

申请日：1998-01-12

申请人： Calvin Gabriel ,  Xi-Wei Lin ,  Tammy Zheng ,  Linda Leard ,  Ian Robert Harvey

发明人： Calvin Gabriel ,  Xi-Wei Lin ,  Tammy Zheng ,  Linda Leard ,  Ian Robert Harvey

IPC分类号： H01L21/3213 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/3205

CPC分类号： H01L21/32135 ,  H01L21/823437 ,  H01L21/823842 ,  H01L21/82385 ,  H01L29/6659 ,  H01L29/66545

摘要： A gate region of a transistor is prepared for receiving a deposit of metal. A chemical mechanical polishing process is performed to reduce thickness of an insulation layer above the gate region. At the end of the chemical mechanical polishing process, a portion of the insulating layer remains above the gate region. An etch process is performed to remove the portion of the insulating layer remaining above the gate region. The etch process also removes a portion of polysilicon within the gate region and removes a top portion of spacers on either side of the gate region. A polysilicon selective etch-back is performed to remove an additional portion of the polysilicon within the gate region.

摘要翻译： 准备晶体管的栅极区域以接收金属沉积物。 执行化学机械抛光工艺以减小栅极区域上方的绝缘层的厚度。 在化学机械抛光过程结束时，绝缘层的一部分保留在栅极区域的上方。 执行蚀刻处理以去除保留在栅极区域上方的绝缘层的部分。 蚀刻工艺还去除栅极区域内的多晶硅的一部分并且去除栅极区域的任一侧上的间隔物的顶部。 执行多晶硅选择性回蚀以去除栅极区域内的多晶硅的附加部分。

公开(公告)号：US06080677A

公开(公告)日：2000-06-27

申请号：US2103

申请日：1997-12-30

申请人： Calvin Gabriel ,  Ian Robert Harvey ,  Linda Leard

发明人： Calvin Gabriel ,  Ian Robert Harvey ,  Linda Leard

IPC分类号： H01L21/28 ,  H01L21/285 ,  H01L21/306 ,  H01L21/336 ,  H01L21/76

CPC分类号： H01L21/28052 ,  H01L21/02052 ,  H01L21/28518 ,  H01L21/30604 ,  H01L29/665 ,  H01L29/6659

摘要： An isolation structure on an integrated circuit is formed using a shallow trench isolation process. A layer of buffer oxide is formed on a substrate. A layer of nitride is formed on the layer of buffer oxide. The layer of nitride and the layer of buffer oxide are patterned to form a trench area. The substrate including the trench area is subjected to a plasma comprising H.sub.2 O vapor, and a gaseous fluorocarbon or a fluorinated hydrocarbon gas to clean impurities on the trench area. The substrate is etched to form a trench within the trench area.

摘要翻译： 使用浅沟槽隔离工艺形成集成电路上的隔离结构。 在衬底上形成一层缓冲氧化物。 在缓冲氧化物层上形成一层氮化物。 图案化氮化物层和缓冲氧化物层以形成沟槽区域。 对包括沟槽区域的基板进行包含H 2 O蒸气的等离子体，以及气态碳氟化合物或氟化烃气体，以清洁沟槽区域上的杂质。 蚀刻衬底以在沟槽区域内形成沟槽。

公开(公告)号：US20100230743A1

公开(公告)日：2010-09-16

申请号：US12788177

申请日：2010-05-26

申请人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

发明人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

IPC分类号： H01L29/792

CPC分类号： H01L21/28282 ,  H01L27/11568

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal film is deposited over the charge trapping layer to form a thick film on top of the core source/drain region and a pinch off and a void or a narrow channel at the top of the STI trench. An etch is performed on the non-conformal film to open pinch-off or widen the narrow channel in the non-conformal. The trapping layer is then completely or partially etched between the core cells. The non-conformal film is removed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide if the trapping layer is partially etched and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于缩放。 在本发明中，在电荷俘获层上沉积非保形膜，以在芯源极/漏极区域的顶部形成厚膜，并在STI沟槽顶部形成夹断和空隙或窄通道。 在非保形膜上进行蚀刻以打开夹断或在非保形状态下加宽窄通道。 然后在核心单元之间完全或部分蚀刻捕获层。 去除非保形膜。 并形成顶部氧化物。 如果捕获层被部分蚀刻，则顶部氧化物将剩余的陷阱层转化为氧化物，并且因此隔离陷阱层。

公开(公告)号：US07776688B2

公开(公告)日：2010-08-17

申请号：US11835538

申请日：2007-08-08

申请人： Ning Cheng ,  Calvin Gabriel ,  Angela Hui ,  Lei Xue ,  Harpreet Kaur Sachar ,  Phillip Lawrence Jones ,  Hiro Kinoshita ,  Kuo-Tung Chang ,  Huaqiang Wu

发明人： Ning Cheng ,  Calvin Gabriel ,  Angela Hui ,  Lei Xue ,  Harpreet Kaur Sachar ,  Phillip Lawrence Jones ,  Hiro Kinoshita ,  Kuo-Tung Chang ,  Huaqiang Wu

IPC分类号： H01L21/336 ,  H01L21/4763 ,  H01L21/3205

CPC分类号： H01L27/11568 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/7923

摘要： Memory devices having improved TPD characteristics and methods of making the memory devices are provided. The memory devices contain two or more memory cells on a semiconductor substrate and bit line dielectrics between the memory cells. The bit line dielectrics can extend into the semiconductor. The memory cell contains one or more charge storage nodes, a first poly gate, a pair of first bit lines, and a pair of second bit lines. The second bit line can be formed at a higher energy level, a higher concentration of dopants, or a combination thereof compared to an energy level and a concentration of dopants of the first bit line.

摘要翻译： 提供了具有改善的TPD特性的存储器件和制造存储器件的方法。 存储器件在半导体衬底上包含两个或更多存储器单元，并且在存储器单元之间包含位线电介质。 位线电介质可以延伸到半导体中。 存储单元包含一个或多个电荷存储节点，第一多晶硅栅极，一对第一位线和一对第二位线。 与第一位线的能级和掺杂剂的浓度相比，第二位线可以形成在更高的能级，更高浓度的掺杂剂或其组合。

公开(公告)号：US07732276B2

公开(公告)日：2010-06-08

申请号：US11796582

申请日：2007-04-26

申请人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

发明人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

IPC分类号： H01L21/336

CPC分类号： H01L21/28282 ,  H01L27/11568

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal film is deposited over the charge trapping layer to form a thick film on top of the core source/drain region and a pinch off and a void or a narrow channel at the top of the STI trench. An etch is performed on the non-conformal film to open pinch-off or widen the narrow channel in the non-conformal. The trapping layer is then completely or partially etched between the core cells. The non-conformal film is removed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide if the trapping layer is partially etched and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于缩放。 在本发明中，在电荷俘获层上沉积非保形膜，以在芯源极/漏极区域的顶部形成厚膜，并在STI沟槽顶部形成夹断和空隙或窄通道。 在非保形膜上进行蚀刻以打开夹断或在非保形状态下加宽窄通道。 然后在核心单元之间完全或部分蚀刻捕获层。 去除非保形膜。 并形成顶部氧化物。 如果捕获层被部分蚀刻，则顶部氧化物将剩余的陷阱层转化为氧化物，并且因此隔离陷阱层。

公开(公告)号：US08035153B2

公开(公告)日：2011-10-11

申请号：US12788177

申请日：2010-05-26

申请人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

发明人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

IPC分类号： H01L29/788

CPC分类号： H01L21/28282 ,  H01L27/11568

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal film is deposited over the charge trapping layer to form a thick film on top of the core source/drain region and a pinch off and a void or a narrow channel at the top of the STI trench. An etch is performed on the non-conformal film to open pinch-off or widen the narrow channel in the non-conformal. The trapping layer is then completely or partially etched between the core cells. The non-conformal film is removed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide if the trapping layer is partially etched and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于结垢。 在本发明中，在电荷俘获层上沉积非保形膜，以在芯源极/漏极区域的顶部形成厚膜，并在STI沟槽顶部形成夹断和空隙或窄通道。 在非保形膜上进行蚀刻以打开夹断或在非保形状态下加宽窄通道。 然后在核心单元之间完全或部分蚀刻捕获层。 去除非保形膜。 并形成顶部氧化物。 如果捕获层被部分蚀刻，则顶部氧化物将剩余的陷阱层转化为氧化物，并且因此隔离陷阱层。

公开(公告)号：US07906807B2

公开(公告)日：2011-03-15

申请号：US12827069

申请日：2010-06-30

申请人： Ning Cheng ,  Calvin Gabriel ,  Angela Hui ,  Lei Xue ,  Harpreet Kaur Sachar ,  Phillip Lawrence Jones ,  Hiro Kinoshita ,  Kuo-Tung Chang ,  Huaqiang Wu

发明人： Ning Cheng ,  Calvin Gabriel ,  Angela Hui ,  Lei Xue ,  Harpreet Kaur Sachar ,  Phillip Lawrence Jones ,  Hiro Kinoshita ,  Kuo-Tung Chang ,  Huaqiang Wu

IPC分类号： H01L29/92 ,  H01L29/76 ,  H01L21/336

CPC分类号： H01L27/11568 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/7923

摘要： Memory devices having improved TPD characteristics and methods of making the memory devices are provided. The memory devices contain two or more memory cells on a semiconductor substrate and bit line dielectrics between the memory cells. The bit line dielectrics can extend into the semiconductor. The memory cell contains one or more charge storage nodes, a first poly gate, a pair of first bit lines, and a pair of second bit lines. The second bit line can be formed at a higher energy level, a higher concentration of dopants, or a combination thereof compared to an energy level and a concentration of dopants of the first bit line.

摘要翻译： 提供了具有改善的TPD特性的存储器件和制造存储器件的方法。 存储器件在半导体衬底上包含两个或更多存储器单元，并且在存储器单元之间包含位线电介质。 位线电介质可以延伸到半导体中。 存储单元包含一个或多个电荷存储节点，第一多晶硅栅极，一对第一位线和一对第二位线。 与第一位线的能级和掺杂剂的浓度相比，第二位线可以形成在更高的能级，更高浓度的掺杂剂或其组合。

公开(公告)号：US20100264480A1

公开(公告)日：2010-10-21

申请号：US12827069

申请日：2010-06-30

申请人： Ning Cheng ,  Calvin Gabriel ,  Angela Hui ,  Lei Xue ,  Harpreet Kaur Sachar ,  Phillip Lawrence Jones ,  Hiro Kinoshita ,  K.T Chang ,  Huaqiang Wu

发明人： Ning Cheng ,  Calvin Gabriel ,  Angela Hui ,  Lei Xue ,  Harpreet Kaur Sachar ,  Phillip Lawrence Jones ,  Hiro Kinoshita ,  K.T Chang ,  Huaqiang Wu

IPC分类号： H01L29/792

CPC分类号： H01L27/11568 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/7923

摘要： Memory devices having improved TPD characteristics and methods of making the memory devices are provided. The memory devices contain two or more memory cells on a semiconductor substrate and bit line dielectrics between the memory cells. The bit line dielectrics can extend into the semiconductor. The memory cell contains one or more charge storage nodes, a first poly gate, a pair of first bit lines, and a pair of second bit lines. The second bit line can be formed at a higher energy level, a higher concentration of dopants, or a combination thereof compared to an energy level and a concentration of dopants of the first bit line.

摘要翻译： 提供了具有改善的TPD特性的存储器件和制造存储器件的方法。 存储器件在半导体衬底上包含两个或更多存储器单元，并且在存储器单元之间包含位线电介质。 位线电介质可以延伸到半导体中。 存储单元包含一个或多个电荷存储节点，第一多晶硅栅极，一对第一位线和一对第二位线。 与第一位线的能级和掺杂剂的浓度相比，第二位线可以形成在更高的能级，更高浓度的掺杂剂或其组合。