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    METHODS FOR ANALYZING DESIGN RULES
    1.
    发明申请
    METHODS FOR ANALYZING DESIGN RULES 有权
    分析设计规则的方法

    公开(公告)号：US20130212548A1

    公开(公告)日：2013-08-15

    申请号：US13369938

    申请日：2012-02-09

    申请人： Swamy Muddu ,  Abde Ali Kagalwalla ,  Luigi Capodieci

    发明人： Swamy Muddu ,  Abde Ali Kagalwalla ,  Luigi Capodieci

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081

    摘要： Methods and apparatus are provided for analyzing impact of design rules on a layout. One exemplary method involves generating variants of the layout for different values for the rule, determining values of a device metric for each of the layout variants, and identifying the relationship between rule and the device metric based on the values for the device metric corresponding to the different values for the rule. In one embodiment, the layout variants are generated by using the different values for the rule to perform layout compaction on an initial layout generated in accordance with an initial value for the rule.

    摘要翻译： 提供了方法和设备，用于分析设计规则对布局的影响。 一个示例性方法涉及为规则的不同值生成布局的变体，确定每个布局变体的设备度量的值，以及基于对应于设备度量的设备度量的值来识别规则与设备度量之间的关系 规则的不同值。 在一个实施例中，通过使用规则的不同值来根据规则的初始值生成的初始布局来执行布局压缩来生成布局变体。

    Methods for analyzing design rules
    2.
    发明授权
    Methods for analyzing design rules 有权
    分析设计规则的方法

    公开(公告)号：US08589844B2

    公开(公告)日：2013-11-19

    申请号：US13369938

    申请日：2012-02-09

    申请人： Swamy Muddu ,  Abde Ali Kagalwalla ,  Luigi Capodieci

    发明人： Swamy Muddu ,  Abde Ali Kagalwalla ,  Luigi Capodieci

    IPC分类号： G06F17/50 ,  G06F9/455

    CPC分类号： G06F17/5081

    摘要： Methods and apparatus are provided for analyzing impact of design rules on a layout. One exemplary method involves generating variants of the layout for different values for the rule, determining values of a device metric for each of the layout variants, and identifying the relationship between rule and the device metric based on the values for the device metric corresponding to the different values for the rule. In one embodiment, the layout variants are generated by using the different values for the rule to perform layout compaction on an initial layout generated in accordance with an initial value for the rule.

    摘要翻译： 提供了方法和设备，用于分析设计规则对布局的影响。 一个示例性方法涉及为规则的不同值生成布局的变体，确定每个布局变体的设备度量的值，以及基于对应于设备度量的设备度量的值来识别规则与设备度量之间的关系 规则的不同值。 在一个实施例中，通过使用规则的不同值来根据规则的初始值生成的初始布局来执行布局压缩来生成布局变体。

    METHODS FOR DECOMPOSING CIRCUIT DESIGN LAYOUTS AND FOR FABRICATING SEMICONDUCTOR DEVICES USING DECOMPOSED PATTERNS
    3.
    发明申请
    METHODS FOR DECOMPOSING CIRCUIT DESIGN LAYOUTS AND FOR FABRICATING SEMICONDUCTOR DEVICES USING DECOMPOSED PATTERNS 有权
    用于分解电路设计层和使用分解图案制作半导体器件的方法

    公开(公告)号：US20130219347A1

    公开(公告)日：2013-08-22

    申请号：US13400445

    申请日：2012-02-20

    申请人： Yi Zou ,  Swamy Muddu ,  Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci ,  Peng Xie

    发明人： Yi Zou ,  Swamy Muddu ,  Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci ,  Peng Xie

    IPC分类号： G06F17/50

    CPC分类号： G03F1/70

    摘要： Methods for fabricating semiconductor devices are provided. In an embodiment, a method of fabricating a semiconductor device includes scanning a circuit design layout and proposing patterns for decomposed layouts. The proposed patterns are then compared with a library of prior patterns including a category of forbidden patterns and a category of preferred patterns. If a selected proposed pattern matches a forbidden pattern, the selected proposed pattern is eliminated. If the selected proposed pattern matches a preferred pattern, then the selected proposed pattern is identified for use in the decomposed layouts. Decomposed layouts are generated from the identified patterns. A plurality of masks is fabricated based on the decomposed layouts. Then a multiple patterning lithographic technique is performed with the plurality of masks on a semiconductor substrate.

    摘要翻译： 提供制造半导体器件的方法。 在一个实施例中，制造半导体器件的方法包括扫描电路设计布局并提出用于分解布局的图案。 然后将所提出的模式与包括禁止模式类别和优选模式类别的先前模式的库进行比较。 如果所选择的提议模式匹配禁止模式，则删除所选择的提议模式。 如果所选择的提出的模式匹配优选模式，则所选择的提出的模式被识别用于分解的布局。 分辨的布局是从识别的图案生成的。 基于分解的布局制造多个掩模。 然后用半导体衬底上的多个掩模进行多重图形化光刻技术。

    Methods for pattern matching in a double patterning technology-compliant physical design flow
    4.
    发明授权
    Methods for pattern matching in a double patterning technology-compliant physical design flow 有权
    双图案技术兼容物理设计流程中模式匹配的方法

    公开(公告)号：US08418105B1

    公开(公告)日：2013-04-09

    申请号：US13349412

    申请日：2012-01-12

    申请人： Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci

    发明人： Lynn T. Wang ,  Vito Dai ,  Luigi Capodieci

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081

    摘要： A method for fabricating an integrated circuit is disclosed that includes, in accordance with an embodiment, providing a drawn layout logical design for the integrated circuit, the logical design including a plurality of patterns; checking the plurality of patterns for double patterning technology compliance; identifying a non-double patterning technology compliant pattern; providing a double patterning technology compliant pattern for replacing the identified non-double patterning technology compliant pattern, thereby creating a modified logical design; generating a mask set implementing the modified logical design; and employing the mask set to implement the modified logical design in and on a semiconductor substrate.

    摘要翻译： 公开了一种用于制造集成电路的方法，其包括根据实施例，为集成电路提供绘制的布局逻辑设计，所述逻辑设计包括多个图案; 检查多种图案以进行双重图案化技术合规; 识别非双重图案化技术兼容图案; 提供用于替换所识别的非双图案化技术兼容图案的双重图案化技术兼容图案，由此创建经修改的逻辑设计; 生成实现修改后的逻辑设计的掩码集; 并且采用该掩模组来实现在半导体衬底中和之上的修改的逻辑设计。

    Method of lithographic mask correction using localized transmission adjustment
    5.
    发明授权
    Method of lithographic mask correction using localized transmission adjustment 有权
    使用局部传输调整的光刻掩模校正方法

    公开(公告)号：US08124300B1

    公开(公告)日：2012-02-28

    申请号：US10999404

    申请日：2004-11-30

    申请人： Bhanwar Singh ,  Luigi Capodieci

    发明人： Bhanwar Singh ,  Luigi Capodieci

    IPC分类号： G03F1/00

    CPC分类号： G03F1/32 ,  G03F1/72

    摘要： A method of correcting a lithographic mask is disclosed. The method can include detecting a location of the mask that corresponds to a wafer location having a structure that is printed with a larger than desired dimension and reducing a thickness of at least a portion of a mask feature corresponding to the wafer structure to locally increase transmissivity of the mask feature.

    摘要翻译： 公开了一种校正光刻掩模的方法。 该方法可以包括检测对应于具有以大于期望尺寸印刷的结构的晶片位置的掩模的位置，并且减小对应于晶片结构的掩模特征的至少一部分的厚度以局部增加透射率 的面具功能。

    METHOD AND APPARATUS FOR MONITORING OPTICAL PROXIMITY CORRECTION PERFORMANCE
    6.
    发明申请
    METHOD AND APPARATUS FOR MONITORING OPTICAL PROXIMITY CORRECTION PERFORMANCE 审中-公开
    用于监测光学近似校正性能的方法和装置

    公开(公告)号：US20090144692A1

    公开(公告)日：2009-06-04

    申请号：US11948151

    申请日：2007-11-30

    申请人： JASON P. CAIN ,  Kevin R. Lensing ,  Bhanwar Singh ,  Luigi Capodieci ,  Cyrus E. Tabery

    发明人： JASON P. CAIN ,  Kevin R. Lensing ,  Bhanwar Singh ,  Luigi Capodieci ,  Cyrus E. Tabery

    IPC分类号： G06F17/50

    CPC分类号： G03F1/36 ,  G03F1/68

    摘要： A method includes specifying a plurality of optical proximity correction metrology sites on a wafer. Metrology data is collected from at least a subset of the metrology sites. Data values are predicted for the subset of the metrology sites using an optical proximity correction design model. The collected metrology data is compared to the predicted data values to generate an optical proximity correction metric. A problem condition associated with the optical proximity correction design model is identified based on the optical proximity correction metric.

    摘要翻译： 一种方法包括在晶片上指定多个光学邻近校正度量位置。 计量学数据是从至少一个计量站点子集收集的。 使用光学邻近校正设计模型为量测站点的子集预测数据值。 将收集的测量数据与预测的数据值进行比较以产生光学邻近度校正度量。 基于光学邻近度校正度量来识别与光学接近校正设计模型相关联的问题状况。

    Method of developing optimized optical proximity correction (OPC) fragmentation script for photolithographic processing
    9.
    发明授权
    Method of developing optimized optical proximity correction (OPC) fragmentation script for photolithographic processing 有权
    开发用于光刻处理的优化光学邻近校正（OPC）碎片脚本的方法

    公开(公告)号：US07080349B1

    公开(公告)日：2006-07-18

    申请号：US10818029

    申请日：2004-04-05

    申请人： Carl Babcock ,  Luigi Capodieci

    发明人： Carl Babcock ,  Luigi Capodieci

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081 ,  G03F1/36 ,  G03F1/68 ,  G06F2217/12 ,  Y02P90/265

    摘要： A method for developing an optimized layout fragmentation script for an optical proximity correction (OPC) simulation tool. A test pattern layout having at least one structure representing a portion of the integrated circuit layout is provided. Optical proximity correction is iteratively conducted on the test pattern layout for each desired permutation of at least one fragmentation parameter associated with the test pattern layout and, for each permutation, a corrected test pattern layout is generated. A printed simulation of each corrected test pattern layout is made and analyzed to select one of the permutations of the at least one fragmentation parameter to apply to a integrated circuit layout prior to correction with the OPC simulation tool.

    摘要翻译： 一种用于开发光学邻近校正（OPC）仿真工具的优化布局分片脚本的方法。 提供了具有表示集成电路布局的一部分的至少一个结构的测试图案布局。 对于与测试图案布局相关联的至少一个碎片参数的每个期望排列，对测试图案布局迭代地进行光学邻近校正，并且对于每个排列，生成校正的测试图案布局。 对每个校正的测试图案布局的印刷模拟进行分析，以便在使用OPC模拟工具进行校正之前选择至少一个碎片参数的一个排列以应用于集成电路布局。