利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

18 条记录 (耗时 0.029 秒)

    Hybrid gate process for fabricating finfet device
    1.
    发明授权
    Hybrid gate process for fabricating finfet device 有权
    用于制造finfet器件的混合栅极工艺

    公开(公告)号：US08609495B2

    公开(公告)日：2013-12-17

    申请号：US12756662

    申请日：2010-04-08

    申请人： Tian-Choy Gan ,  Hsien-Chin Lin ,  Chia-Pin Lin ,  Shyue-Shyh Lin ,  Li-Shiun Chen ,  Shin Hsien Liao

    发明人： Tian-Choy Gan ,  Hsien-Chin Lin ,  Chia-Pin Lin ,  Shyue-Shyh Lin ,  Li-Shiun Chen ,  Shin Hsien Liao

    IPC分类号： H01L27/092 ,  H01L21/8238

    CPC分类号： H01L27/092 ,  H01L21/8238 ,  H01L29/66795 ,  H01L29/785

    摘要： Provided is a method of fabricating a semiconductor device that includes forming first and second fins over first and second regions of a substrate, forming first and second gate structures over the first and second fins, the first and second gate structures including first and second poly gates, forming an inter-level dielectric (ILD) over the substrate, performing a chemical mechanical polishing on the ILD to expose the first and second poly gates, forming a mask to protect the first poly gate of the first gate structure, removing the second poly gate thereby forming a first trench, removing the mask, partially removing the first poly gate thereby forming a second trench, forming a work function metal layer partially filling the first and second trenches, forming a fill metal layer filling a remainder of the first and second trenches, and removing the metal layers outside the first and second trenches.

    摘要翻译： 提供一种制造半导体器件的方法，该半导体器件包括在衬底的第一和第二区域上形成第一和第二鳍片，在第一和第二鳍片上形成第一和第二栅极结构，第一和第二栅极结构包括第一和第二多晶硅栅极 ，在所述衬底上形成层间电介质（ILD），在所述ILD上进行化学机械抛光以暴露所述第一和第二多晶硅栅极，形成掩模以保护所述第一栅极结构的所述第一多晶硅栅极， 从而形成第一沟槽，去除掩模，部分地移除第一多晶硅栅极，从而形成第二沟槽，形成部分填充第一和第二沟槽的功函数金属层，形成填充第一和第二沟槽的剩余部分的填充金属层 沟槽，并且去除第一和第二沟槽外的金属层。

    Hybrid Gate Process For Fabricating Finfet Device
    2.
    发明申请
    Hybrid Gate Process For Fabricating Finfet Device 有权
    用于制造Finfet设备的混合门过程

    公开(公告)号：US20110248348A1

    公开(公告)日：2011-10-13

    申请号：US12756662

    申请日：2010-04-08

    申请人： Tian-Choy Gan ,  Hsien-Chin Lin ,  Chia-Pin Lin ,  Shyue-Shyh Lin ,  Li-Shiun Chen ,  Shin Hsien Liao

    发明人： Tian-Choy Gan ,  Hsien-Chin Lin ,  Chia-Pin Lin ,  Shyue-Shyh Lin ,  Li-Shiun Chen ,  Shin Hsien Liao

    IPC分类号： H01L27/092 ,  H01L21/8238

    CPC分类号： H01L27/092 ,  H01L21/8238 ,  H01L29/66795 ,  H01L29/785

    摘要： Provided is a method of fabricating a semiconductor device that includes forming first and second fins over first and second regions of a substrate, forming first and second gate structures over the first and second fins, the first and second gate structures including first and second poly gates, forming an inter-level dielectric (ILD) over the substrate, performing a chemical mechanical polishing on the ILD to expose the first and second poly gates, forming a mask to protect the first poly gate of the first gate structure, removing the second poly gate thereby forming a first trench, removing the mask, partially removing the first poly gate thereby forming a second trench, forming a work function metal layer partially filling the first and second trenches, forming a fill metal layer filling a remainder of the first and second trenches, and removing the metal layers outside the first and second trenches.

    摘要翻译： 提供一种制造半导体器件的方法，该半导体器件包括在衬底的第一和第二区域上形成第一和第二鳍片，在第一和第二鳍片上形成第一和第二栅极结构，第一和第二栅极结构包括第一和第二多晶硅栅极 ，在所述衬底上形成层间电介质（ILD），在所述ILD上进行化学机械抛光以暴露所述第一和第二多晶硅栅极，形成掩模以保护所述第一栅极结构的所述第一多晶硅栅极， 从而形成第一沟槽，去除掩模，部分地移除第一多晶硅栅极，从而形成第二沟槽，形成部分填充第一和第二沟槽的功函数金属层，形成填充第一和第二沟槽的剩余部分的填充金属层 沟槽，并且去除第一和第二沟槽外的金属层。

    Integrated method for forming metal gate FinFET devices
    3.
    发明授权
    Integrated method for forming metal gate FinFET devices 有权
    用于形成金属栅极FinFET器件的集成方法

    公开(公告)号：US08796095B2

    公开(公告)日：2014-08-05

    申请号：US13241014

    申请日：2011-09-22

    申请人： Chia-Pin Lin ,  Wen-Sheh Huang ,  Tian-Choy Gan ,  Chia-Lung Hung ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    发明人： Chia-Pin Lin ,  Wen-Sheh Huang ,  Tian-Choy Gan ,  Chia-Lung Hung ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    IPC分类号： H01L21/336

    CPC分类号： H01L29/66795 ,  H01L29/66803

    摘要： Provided is a high-k metal gate structure formed over a semiconductor fin. A nitride layer is formed over the gate structure and the semiconductor fin, using two separate deposition operations, the first forming a very thin nitride film. Implantation operations may be carried out in between the two nitride film deposition operations. The first nitride film may be SiNx or SiCNx and the second nitride film is SiCNx. The nitride films may be combined to form low wet etch rate spacers enabling further processing operations to be carried out without damaging underlying structures and without requiring the formation of further dummy spacers. Further processing operations include epitaxial silicon/SiGe processing sequences and source/drain implanting operations carried out with the low etch rate spacers intact.

    摘要翻译： 提供了形成在半导体鳍上的高k金属栅极结构。 在栅极结构和半导体鳍片上形成氮化物层，使用两个单独的沉积操作，首先形成非常薄的氮化物膜。 植入操作可以在两个氮化物膜沉积操作之间进行。 第一氮化物膜可以是SiNx或SiCNx，第二氮化物膜是SiCNx。 可以将氮化物膜组合以形成低湿蚀刻速率间隔物，使得能够进行进一步的处理操作而不损坏下面的结构，而不需要形成另外的虚设间隔物。 进一步的处理操作包括外延硅/ SiGe处理序列和用低蚀刻速率间隔物完整地进行的源极/漏极注入操作。

    INTEGRATED METHOD FOR FORMING METAL GATE FinFET DEVICES
    4.
    发明申请
    INTEGRATED METHOD FOR FORMING METAL GATE FinFET DEVICES 有权
    用于形成金属栅FinFET器件的集成方法

    公开(公告)号：US20120015493A1

    公开(公告)日：2012-01-19

    申请号：US13241014

    申请日：2011-09-22

    申请人： Chia-Pin Lin ,  Wen-Sheh Huang ,  Tian-Choy Gan ,  Chia-Lung Hung ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    发明人： Chia-Pin Lin ,  Wen-Sheh Huang ,  Tian-Choy Gan ,  Chia-Lung Hung ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    IPC分类号： H01L21/336

    CPC分类号： H01L29/66795 ,  H01L29/66803

    摘要： Provided is a high-k metal gate structure formed over a semiconductor fin. A nitride layer is formed over the gate structure and the semiconductor fin, using two separate deposition operations, the first forming a very thin nitride film. Implantation operations may be carried out in between the two nitride film deposition operations. The first nitride film may be SiNx or SiCNx and the second nitride film is SiCNx. The nitride films may be combined to form low wet etch rate spacers enabling further processing operations to be carried out without damaging underlying structures and without requiring the formation of further dummy spacers. Further processing operations include epitaxial silicon/SiGe processing sequences and source/drain implanting operations carried out with the low etch rate spacers intact.

    摘要翻译： 提供了形成在半导体鳍上的高k金属栅极结构。 在栅极结构和半导体鳍片上形成氮化物层，使用两个单独的沉积操作，首先形成非常薄的氮化物膜。 植入操作可以在两个氮化物膜沉积操作之间进行。 第一氮化物膜可以是SiNx或SiCNx，第二氮化物膜是SiCNx。 可以将氮化物膜组合以形成低湿蚀刻速率间隔物，使得能够进行进一步的处理操作而不损坏下面的结构，而不需要形成另外的虚设间隔物。 进一步的处理操作包括外延硅/ SiGe处理序列和用低蚀刻速率间隔物完整地进行的源极/漏极注入操作。

    Integrated method for forming high-k metal gate FinFET devices
    5.
    发明授权
    Integrated method for forming high-k metal gate FinFET devices 有权
    用于形成高k金属栅极FinFET器件的集成方法

    公开(公告)号：US08034677B2

    公开(公告)日：2011-10-11

    申请号：US12712594

    申请日：2010-02-25

    申请人： Chia-Pin Lin ,  Wen-Sheh Huang ,  Tian-Choy Gan ,  Chia-Lung Hung ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    发明人： Chia-Pin Lin ,  Wen-Sheh Huang ,  Tian-Choy Gan ,  Chia-Lung Hung ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    IPC分类号： H01L21/336

    CPC分类号： H01L29/66795 ,  H01L29/66803

    摘要： Provided is a high-k metal gate structure formed over a semiconductor fin. A nitride layer is formed over the gate structure and the semiconductor fin, using two separate deposition operations, the first forming a very thin nitride film. Implantation operations such as an LDD or a PKT implant, are carried out in between the two nitride film deposition operations. The first nitride film may be SiN, or SiCNx and the second nitride film is SiCNx with a low wet etch rate in H3PO4 and dilute HF acid. The nitride films may be combined to form low wet etch rate spacers enabling further processing operations to be carried out without damaging underlying structures and without requiring the formation of further dummy spacers. Further processing operations include epitaxial silicon/SiGe processing sequences and source/drain implanting operations carried out with the low etch rate spacers intact.

    摘要翻译： 提供了形成在半导体鳍上的高k金属栅极结构。 在栅极结构和半导体鳍片上形成氮化物层，使用两个单独的沉积操作，首先形成非常薄的氮化物膜。 在两个氮化物膜沉积操作之间进行诸如LDD或PKT注入的植入操作。 第一氮化物膜可以是SiN或SiCNx，并且第二氮化物膜是在H3PO4中的低湿蚀刻速率的SiCNx和稀释的HF酸。 可以将氮化物膜组合以形成低湿蚀刻速率间隔物，使得能够进行进一步的处理操作而不损坏下面的结构，而不需要形成另外的虚设间隔物。 进一步的处理操作包括外延硅/ SiGe处理序列和用低蚀刻速率间隔物完整地进行的源极/漏极注入操作。

    Method of making a finFET, and finFET formed by the method
    6.
    发明授权
    Method of making a finFET, and finFET formed by the method 有权
    制造finFET的方法和通过该方法形成的finFET

    公开(公告)号：US09312179B2

    公开(公告)日：2016-04-12

    申请号：US12725554

    申请日：2010-03-17

    申请人： Chia-Pin Lin ,  Chien-Tai Chan ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    发明人： Chia-Pin Lin ,  Chien-Tai Chan ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    IPC分类号： H01L27/08 ,  H01L21/336 ,  H01L21/8234 ,  H01L29/78 ,  H01L21/8238 ,  H01L29/66

    CPC分类号： H01L21/823431 ,  H01L21/823412 ,  H01L21/823807 ,  H01L21/823821 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/7846 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/7851

    摘要： A method includes forming first and second fins of a finFET extending above a semiconductor substrate, with a shallow trench isolation (STI) region in between, and a distance between a top surface of the STI region and top surfaces of the first and second fins. First and second fin extensions are provided on top and side surfaces of the first and second fins above the top surface of the STI region. Material is removed from the STI region, to increase the distance between the top surface of the STI region and top surfaces of the first and second fins. A conformal stressor dielectric material is deposited over the fins and STI region. The conformal dielectric stressor material is reflowed, to flow into a space between the first and second fins above a top surface of the STI region, to apply stress to a channel of the finFET.

    摘要翻译： 一种方法包括形成在半导体衬底之上延伸的finFET的第一和第二鳍片，其间具有浅沟槽隔离（STI）区域，以及STI区域的顶表面与第一鳍片和第二鳍片的顶表面之间的距离。 第一和第二鳍片延伸部分设置在STI区域顶表面上方的第一和第二鳍片的顶表面和侧表面上。 从STI区域去除材料，以增加STI区域的顶表面与第一和第二鳍片的顶表面之间的距离。 保形应力源电介质材料沉积在鳍片和STI区域上。 共形介电应力材料被回流，以流入STI区域的顶表面之上的第一和第二鳍片之间的空间，以向finFET的沟道施加应力。

    SEMICONDUCTOR DEVICE INCLUDING POLYSILICON RESISTOR AND METAL GATE RESISTOR AND METHODS OF FABRICATING THEREOF
    7.
    发明申请
    SEMICONDUCTOR DEVICE INCLUDING POLYSILICON RESISTOR AND METAL GATE RESISTOR AND METHODS OF FABRICATING THEREOF 有权
    包括多晶硅电阻和金属栅极电阻的半导体器件及其制造方法

    公开(公告)号：US20130157452A1

    公开(公告)日：2013-06-20

    申请号：US13328875

    申请日：2011-12-16

    申请人： Jian-Hao Chen ,  Chia-Yu Lu ,  Tung-Heng Hsieh ,  Kuo-Feng Yu ,  Chin-Shan Hou ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    发明人： Jian-Hao Chen ,  Chia-Yu Lu ,  Tung-Heng Hsieh ,  Kuo-Feng Yu ,  Chin-Shan Hou ,  Hsien-Chin Lin ,  Shyue-Shyh Lin

    IPC分类号： H01L21/28

    CPC分类号： H01L21/28123 ,  H01L27/0629 ,  H01L28/20 ,  H01L29/42376 ,  H01L29/66545 ,  H01L29/78

    摘要： A described method includes providing a semiconductor substrate. A first gate structure is formed on the semiconductor substrate and a sacrificial gate structure formed adjacent the first gate structure. The sacrificial gate structure may be used to form a metal gate structure using a replacement gate methodology. A dielectric layer is formed overlying the first gate structure and the sacrificial gate structure. The dielectric layer has a first thickness above a top surface of the first gate structure and a second thickness, less than the first thickness, above a top surface of the sacrificial gate structure. (See, e.g., FIGS. 5, 15, 26). Thus, a subsequent planarization process of the dielectric layer may not contact the first gate structure.

    摘要翻译： 所述方法包括提供半导体衬底。 第一栅极结构形成在半导体衬底上，并且邻近第一栅极结构形成牺牲栅极结构。 牺牲栅极结构可以用于使用替代栅极方法形成金属栅极结构。 覆盖第一栅极结构和牺牲栅极结构的介电层形成。 电介质层在第一栅极结构的顶表面上方具有第一厚度，并且在牺牲栅极结构的顶表面上方具有小于第一厚度的第二厚度。 （参见例如图5,15,26）。 因此，电介质层的随后的平坦化处理可以不接触第一栅极结构。

    Low leakage MOS transistor
    10.
    发明申请
    Low leakage MOS transistor 审中-公开
    低漏电MOS晶体管

    公开(公告)号：US20060014351A1

    公开(公告)日：2006-01-19

    申请号：US10891577

    申请日：2004-07-15

    申请人： Cheng-Yao Lo ,  Hsien-Chin Lin

    发明人： Cheng-Yao Lo ,  Hsien-Chin Lin

    IPC分类号： H01L21/4763 ,  H01L21/336 ,  H01L21/44

    CPC分类号： H01L29/6656 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

    摘要： A method of forming a low leakage MOS transistor. The transistor includes a gate on a substrate with at least two first spacers adjacent to the gate. A first doped region is formed under each first spacer and a second doped region is formed adjacent to each first doped region, wherein the first doped region and the second doped region are formed in the substrate. A second spacer is formed adjacent to each first spacer. A metal layer is formed on the exposed substrate, the first spacers and the second spacers. The substrate is annealed to form salicide regions on the exposed substrate.

    摘要翻译： 一种形成低泄漏MOS晶体管的方法。 晶体管包括在衬底上的栅极，其具有邻近栅极的至少两个第一间隔物。 第一掺杂区域形成在每个第一间隔物下方，并且第二掺杂区域形成为与每个第一掺杂区域相邻，其中第一掺杂区域和第二掺杂区域形成在衬底中。 邻近每个第一间隔件形成第二间隔物。 在暴露的基板，第一间隔件和第二间隔件上形成金属层。 将衬底退火以在暴露的衬底上形成自对准硅化物区域。