公开(公告)号：US09552853B2

公开(公告)日：2017-01-24

申请号：US14752903

申请日：2015-06-27

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G11C7/10 ,  G11C7/22 ,  G06F1/04 ,  G06F1/12 ,  G06F12/06 ,  G06F13/16 ,  G06F1/08 ,  G11C29/50 ,  G06F13/42 ,  G11C29/02 ,  G06F3/06 ,  G06F1/14 ,  G11C7/04

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A method for calibrating a read data path for a DDR memory interface circuit from time to time in conjunction with functional operation of a memory circuit is described. The method uses the steps of issuing a sequence of read commands so that a delayed dqs signal toggles continuously. Next, delaying a core clock signal originating within the DDR memory interface circuit to produce a capture clock signal. The capture clock signal is delayed from the core clock by a capture clock delay value. Next, determining an optimum capture clock delay value. The output of the read data path is clocked by the core clock. The timing for the read data path with respect to data propagation is responsive to at least the capture clock.

摘要翻译： 描述了结合存储器电路的功能操作来不时地校准DDR存储器接口电路的读取数据路径的方法。 该方法使用发出读取命令序列以使得延迟的dqs信号连续切换的步骤。 接下来，延迟源自DDR存储器接口电路的核心时钟信号以产生捕获时钟信号。 捕获时钟信号从内核时钟延迟捕获时钟延迟值。 接下来，确定最佳捕获时钟延迟值。 读取数据路径的输出由内核时钟计时。 关于数据传播的读取数据路径的定时至少响应于捕获时钟。

公开(公告)号：US08990607B2

公开(公告)日：2015-03-24

申请号：US14081806

申请日：2013-11-15

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G06F1/00 ,  G06F1/12 ,  G06F1/04 ,  H03K19/173 ,  H03K19/00 ,  G11C11/00 ,  G11C8/16 ,  G01R35/00 ,  G01R27/28 ,  G06F12/00 ,  G11C29/00 ,  G01R31/28 ,  G06F1/08 ,  G06F13/16 ,  G06F13/42 ,  G11C29/02 ,  G11C29/50 ,  G06F12/06 ,  G11C7/22 ,  G06F3/06 ,  G06F1/14

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A memory interface circuit for read operations is described. The circuit includes one or more controller circuits, one or more read data delay circuits for providing CAS latency compensation for byte lanes. In the system, control settings for the read data delay circuits for providing CAS latency compensation are determined and set using controller circuits according to a dynamic calibration procedure performed from time to time. In the system, determining and setting the control settings for the read data delay circuits for providing CAS latency compensation is performed independently and parallely in each of a plurality of byte lanes.

摘要翻译： 描述用于读取操作的存储器接口电路。 该电路包括一个或多个控制器电路，一个或多个读数据延迟电路，用于为字节通道提供CAS延迟补偿。 在系统中，根据不时执行的动态校准过程，使用控制器电路来确定和设置用于提供CAS等待时间补偿的读数据延迟电路的控制设置。 在系统中，确定和设置用于提供CAS等待时间补偿的读数据延迟电路的控制设置在多个字节通道中的每一个中独立地并行地执行。

公开(公告)号：US20150302905A1

公开(公告)日：2015-10-22

申请号：US14752903

申请日：2015-06-27

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G11C7/10

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A method for calibrating a read data path for a DDR memory interface circuit from time to time in conjunction with functional operation of a memory circuit is described. The method uses the steps of issuing a sequence of read commands so that a delayed dqs signal toggles continuously. Next, delaying a core clock signal originating within the DDR memory interface circuit to produce a capture clock signal. The capture clock signal is delayed from the core clock by a capture clock delay value. Next, determining an optimum capture clock delay value. The output of the read data path is clocked by the core clock. The timing for the read data path with respect to data propagation is responsive to at least the capture clock.

摘要翻译： 描述了结合存储器电路的功能操作来不时地校准DDR存储器接口电路的读取数据路径的方法。 该方法使用发出读取命令序列以使得延迟的dqs信号连续切换的步骤。 接下来，延迟源自DDR存储器接口电路的核心时钟信号以产生捕获时钟信号。 捕获时钟信号从内核时钟延迟捕获时钟延迟值。 接下来，确定最佳捕获时钟延迟值。 读取数据路径的输出由内核时钟计时。 关于数据传播的读取数据路径的定时至少响应于捕获时钟。

公开(公告)号：US09081516B2

公开(公告)日：2015-07-14

申请号：US14152902

申请日：2014-01-10

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G06F1/08 ,  G11C29/02 ,  G11C29/50 ,  G06F13/16 ,  G06F13/42 ,  G06F1/12 ,  G06F12/06 ,  G11C7/22 ,  G06F1/04 ,  G06F3/06 ,  G06F1/14

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A calibrating memory interface circuit is described wherein prior to a calibration operation at least a portion of application information contained in a memory circuit is moved or copied to an alternate location to preserve that information. At the completion of the calibration operation, the information is restored to the same location of the memory circuit. Thus, the calibration operation can be performed from time to time during normal operation of a system containing the memory circuit. Non-limiting examples of calibration operations are described including operations where a capture clock for a memory read circuit is calibrated, and operations where CAS latency compensation is calibrated for a DDR memory interface.

摘要翻译： 描述了校准存储器接口电路，其中在校准操作之前，包含在存储器电路中的应用信息的至少一部分被移动或复制到备用位置以保存该信息。 在校准操作完成时，信息被恢复到存储器电路的相同位置。 因此，可以在包含存储器电路的系统的正常操作期间不时地执行校准操作。 描述了校准操作的非限制性示例，其包括对存储器读取电路的捕获时钟进行校准的操作以及针对DDR存储器接口校准CAS等待时间补偿的操作。

公开(公告)号：US09021293B2

公开(公告)日：2015-04-28

申请号：US14081897

申请日：2013-11-15

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G06F1/04 ,  G06F1/12 ,  G06F1/00 ,  H03K19/173 ,  H03K19/00 ,  G11C11/00 ,  G11C8/16 ,  G01R35/00 ,  G01R27/28 ,  G06F15/00 ,  G06F12/00 ,  G11C29/00 ,  G01R31/28 ,  G06F1/08 ,  G06F13/16 ,  G06F13/42 ,  G11C29/02 ,  G11C29/50 ,  G06F12/06 ,  G11C7/22 ,  G06F3/06 ,  G06F1/14

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A method for quickly calibrating a memory interface circuit from time to time in conjunction with operation of a functional circuit is described. The method uses controlling the memory interface circuit with respect to read data capture for byte lanes, including controlling CAS latency compensation for the byte lanes. In the method control settings for controlling CAS latency compensation are determined and set according to a dynamic calibration procedure performed from time to time in conjunction with functional operation of a circuit system containing one or more memory devices connected to the memory interface circuit. In the method, determining and setting the control settings for controlling CAS latency compensation is performed independently and parallely in each of the byte lanes.

摘要翻译： 描述了结合功能电路的操作来不时地快速校准存储器接口电路的方法。 该方法使用存储器接口电路来控制字节通道的读取数据捕获，包括控制字节通道的CAS延迟补偿。 在方法中，控制CAS等待时间补偿的控制设置是根据包含连接到存储器接口电路的一个或多个存储器件的电路系统的功能操作，不时地执行的动态校准过程来确定和设置的。 在该方法中，确定和设置用于控制CAS延迟补偿的控制设置在每个字节通道中独立地并行地执行。

公开(公告)号：US08843778B2

公开(公告)日：2014-09-23

申请号：US14023630

申请日：2013-09-11

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G06F1/04 ,  G06F1/12 ,  H03K19/173 ,  H03K19/00 ,  G11C7/00 ,  G11C8/16 ,  G01F19/00 ,  G06F12/00 ,  G11C29/00 ,  G01R31/28 ,  G11C29/02 ,  G06F3/06 ,  G06F1/14 ,  G06F1/08 ,  G06F13/42 ,  G11C7/22 ,  G11C29/50 ,  G06F13/16 ,  G06F12/06

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A method for calibrating a DDR memory controller is described. The method provides an optimum delay for a core clock delay element to produce an optimum capture clock signal. The method issues a sequence of read commands so that a delayed version of a dqs signal toggles continuously. The method delays a core clock signal to sample the delayed dqs signal at different delay increments until a 1 to 0 transition is detected on the delayed dqs signal. This core clock delay is recorded as “A.” The method delays the core clock signal to sample the core clock signal at different delay increments until a 0 to 1 transition is detected on the core clock signal. This core clock delay is recorded as “B.” The optimum delay value is computed from the A and B delay values.

摘要翻译： 描述了一种用于校准DDR存储器控制器的方法。 该方法为核心时钟延迟元件提供最佳延迟以产生最佳捕获时钟信号。 该方法发出一系列读命令，使得dqs信号的延迟版本连续切换。 该方法延迟核心时钟信号以不同的延迟增量采样延迟的dqs信号，直到在延迟dqs信号上检测到1到0的转换。 该核心时钟延迟被记录为“A.”该方法延迟核心时钟信号以不同的延迟增量采样核心时钟信号，直到在核心时钟信号上检测到0到1的转换。 该核心时钟延迟被记录为“B.”。从A和B延迟值计算最佳延迟值。

公开(公告)号：US20140075236A1

公开(公告)日：2014-03-13

申请号：US14081806

申请日：2013-11-15

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G11C7/22 ,  G06F1/04

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A memory interface circuit for read operations is described. The circuit includes one or more controller circuits, one or more read data delay circuits for providing CAS latency compensation for byte lanes. In the system, control settings for the read data delay circuits for providing CAS latency compensation are determined and set using controller circuits according to a dynamic calibration procedure performed from time to time. In the system, determining and setting the control settings for the read data delay circuits for providing CAS latency compensation is performed independently and parallely in each of a plurality of byte lanes.

摘要翻译： 描述用于读取操作的存储器接口电路。 该电路包括一个或多个控制器电路，一个或多个读数据延迟电路，用于为字节通道提供CAS延迟补偿。 在系统中，根据不时执行的动态校准程序，使用控制器电路来确定和设置用于提供CAS等待时间补偿的读数据延迟电路的控制设置。 在系统中，确定和设置用于提供CAS等待时间补偿的读数据延迟电路的控制设置在多个字节通道中的每一个中独立地并行地执行。

公开(公告)号：US20140075146A1

公开(公告)日：2014-03-13

申请号：US14081897

申请日：2013-11-15

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G06F12/06 ,  G11C7/22

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A method for quickly calibrating a memory interface circuit from time to time in conjunction with operation of a functional circuit is described. The method uses controlling the memory interface circuit with respect to read data capture for byte lanes, including controlling CAS latency compensation for the byte lanes. In the method control settings for controlling CAS latency compensation are determined and set according to a dynamic calibration procedure performed from time to time in conjunction with functional operation of a circuit system containing one or more memory devices connected to the memory interface circuit. In the method, determining and setting the control settings for controlling CAS latency compensation is performed independently and parallely in each of the byte lanes.

摘要翻译： 描述了结合功能电路的操作来不时地快速校准存储器接口电路的方法。 该方法使用存储器接口电路来控制字节通道的读取数据捕获，包括控制字节通道的CAS延迟补偿。 在方法中，控制CAS等待时间补偿的控制设置是根据包含连接到存储器接口电路的一个或多个存储器件的电路系统的功能操作，不时地执行的动态校准过程来确定和设置的。 在该方法中，确定和设置用于控制CAS延迟补偿的控制设置在每个字节通道中独立地并行地执行。

公开(公告)号：US09075543B2

公开(公告)日：2015-07-07

申请号：US14152807

申请日：2014-01-10

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G06F1/08 ,  G11C29/02 ,  G11C29/50 ,  G06F13/16 ,  G06F13/42 ,  G06F1/12 ,  G06F12/06 ,  G11C7/22 ,  G06F1/04 ,  G06F3/06 ,  G06F1/14

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A method for calibrating a memory interface circuit is described wherein prior to a calibration operation at least a portion of application information contained in a memory circuit is moved or copied to an alternate location to preserve that information. At the completion of the calibration operation, the information is restored to the same location of the memory circuit. Thus, the calibration operation can be performed from time to time during normal operation of a system containing the memory circuit. Non-limiting examples of calibration operations are described including operations where a capture clock for a memory read circuit is calibrated, and operations where CAS latency compensation is calibrated for a DDR memory interface.

摘要翻译： 描述了一种用于校准存储器接口电路的方法，其中在校准操作之前，将包含在存储器电路中的应用信息的至少一部分移动或复制到备用位置以保留该信息。 在校准操作完成时，信息被恢复到存储器电路的相同位置。 因此，可以在包含存储器电路的系统的正常操作期间不时地执行校准操作。 描述了校准操作的非限制性示例，其包括对存储器读取电路的捕获时钟进行校准的操作以及针对DDR存储器接口校准CAS等待时间补偿的操作。

公开(公告)号：US20140129870A1

公开(公告)日：2014-05-08

申请号：US14152902

申请日：2014-01-10

申请人： Uniquify, Incorporated

发明人： Jung Lee ,  Mahesh Goplan

IPC分类号： G06F1/14

CPC分类号： G11C7/1072 ,  G06F1/04 ,  G06F1/08 ,  G06F1/12 ,  G06F1/14 ,  G06F3/0619 ,  G06F3/065 ,  G06F3/067 ,  G06F12/0646 ,  G06F13/1689 ,  G06F13/4243 ,  G11C7/04 ,  G11C7/222 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： A calibrating memory interface circuit is described wherein prior to a calibration operation at least a portion of application information contained in a memory circuit is moved or copied to an alternate location to preserve that information. At the completion of the calibration operation, the information is restored to the same location of the memory circuit. Thus, the calibration operation can be performed from time to time during normal operation of a system containing the memory circuit. Non-limiting examples of calibration operations are described including operations where a capture clock for a memory read circuit is calibrated, and operations where CAS latency compensation is calibrated for a DDR memory interface.

摘要翻译： 描述了校准存储器接口电路，其中在校准操作之前，包含在存储器电路中的应用信息的至少一部分被移动或复制到备用位置以保存该信息。 在校准操作完成时，信息被恢复到存储器电路的相同位置。 因此，可以在包含存储器电路的系统的正常操作期间不时地执行校准操作。 描述了校准操作的非限制性示例，其包括对存储器读取电路的捕获时钟进行校准的操作以及针对DDR存储器接口校准CAS等待时间补偿的操作。