公开(公告)号：US20150339231A1

公开(公告)日：2015-11-26

申请号：US14285484

申请日：2014-05-22

Applicant: VIA TECHNOLOGIES, INC.

Inventor： G. GLENN HENRY ,  DINESH K. JAIN ,  STEPHAN GASKINS

IPC: G06F12/08 ,  G06F9/44

CPC classification number: G06F12/0844 ,  G06F9/4418 ,  G06F2212/601 ,  G11C17/16 ,  G11C17/18 ,  G11C2029/4402

Abstract: An apparatus includes a fuse array and a stores. The fuse array is disposed on a die, and is programmed with compressed configuration data for a plurality of cores. The stores is coupled to the plurality of cores, and includes a plurality of sub-stores that each correspond to each of the plurality of cores, where one of the plurality of cores accesses the semiconductor fuse array upon power-up/reset to read and decompresses the compressed configuration data, and stores a plurality of decompressed configuration data sets for one or more cache memories within the each of the plurality of cores in the plurality of sub-stores, and where, following a power gating event, one of the each of the plurality of cores subsequently accesses a corresponding one of the each of the plurality of sub-stores to retrieve and employ the decompressed configuration data sets to initialize the caches.

Abstract translation: 一种装置包括熔丝阵列和商店。 保险丝阵列设置在管芯上，并且用多个芯的压缩配置数据进行编程。 存储器耦合到多个核心，并且包括多个子存储器，每个子存储器对应于多个核心中的每一个，多个核心中的一个核心在上电/复位时访问半导体熔丝阵列以读取，以及 对压缩的配置数据进行解压缩，并将多个解压缩的配置数据集合存储在多个子存储器中的多个核心的每个内的一个或多个高速缓存存储器中，并且其中，在电源门控事件之后， 随后访问多个子存储中的每个子存储器中的相应的一个，以检索和使用解压缩的配置数据集来初始化高速缓存。

公开(公告)号：US20150339232A1

公开(公告)日：2015-11-26

申请号：US14285517

申请日：2014-05-22

Applicant: VIA Technologies, Inc.

Inventor： G. GLENN HENRY ,  DINESH K. JAIN ,  STEPHAN GASKINS

IPC: G06F12/08 ,  G06F9/44

CPC classification number: G06F12/0844 ,  G06F9/4403 ,  G06F9/4418 ,  G06F12/0638 ,  G06F12/0875 ,  G06F15/177 ,  G06F2212/401 ,  G06F2212/601 ,  G11C7/20 ,  G11C17/16

Abstract: An apparatus includes a fuse array, a stores, and a plurality of cores. The fuse array is programmed with compressed configuration data. The stores is for storage and access of decompressed configuration data sets. One of the plurality of cores accesses the fuse array upon power-up/reset to read and decompress the compressed configuration data, and to store the decompressed configuration data sets for one or more cache memories in the stores. Each of the plurality of cores includes reset logic and sleep logic. The reset logic is configured to employ the decompressed configuration data sets to initialize the one or more cache memories upon power-up/reset. The sleep logic is configured to determine that power is restored following a power gating event, and is configured to subsequently access the stores to retrieve and employ the decompressed configuration data sets to initialize the one or more caches following the power gating event.

Abstract translation: 一种装置包括熔丝阵列，存储器和多个核。 保险丝阵列用压缩配置数据编程。 存储用于存储和访问解压缩的配置数据集。 多个核心中的一个核心在加电/复位时访问熔丝阵列以读取和解压缩压缩的配置数据，并将存储器中的一个或多个高速缓冲存储器的解压缩配置数据集存储起来。 多个核心中的每一个包括复位逻辑和睡眠逻辑。 复位逻辑被配置为在上电/复位时使用解压缩的配置数据集来初始化一个或多个高速缓存存储器。 休眠逻辑被配置为确定在电源门控事件之后恢复电力，并且被配置为随后访问存储以检索和使用解压缩的配置数据集来初始化电源门控事件之后的一个或多个高速缓存。

公开(公告)号：US20150338904A1

公开(公告)日：2015-11-26

申请号：US14285412

申请日：2014-05-22

Applicant: VIA TECHNOLOGIES, INC.

Inventor： G. GLENN HENRY ,  DINESH K. JAIN ,  STEPHAN GASKINS

IPC: G06F1/32 ,  G06F12/08 ,  G06F9/44 ,  G06F12/12

CPC classification number: G06F12/0893 ,  G06F1/3275 ,  G06F8/66 ,  G06F9/4403 ,  G06F12/0811 ,  G06F12/12 ,  G06F15/177 ,  G06F2212/222 ,  G06F2212/283 ,  G06F2212/601 ,  G11C7/20 ,  G11C17/16 ,  G11C17/18 ,  G11C2029/4402

Abstract: An apparatus includes a fuse array and a plurality of cores. The fuse array is programmed with compressed data. Each of the plurality of cores accesses the fuse array upon power-up/reset to read and decompress the compressed data, and to store decompressed data sets for one or more cache memories within the each of the plurality of cores in a stores that is coupled to the each of the plurality of cores. Each of the plurality of cores has reset logic and sleep logic. The reset logic employs the decompressed data sets to initialize the one or more cache memories upon power-up/reset. The sleep logic determines that power is restored following a power gating event, and subsequently accesses the stores to retrieve and employ the decompressed data sets to initialize the one or more caches following the power gating event.

Abstract translation: 一种装置包括熔丝阵列和多个芯。 保险丝阵列用压缩数据编程。 多个核心中的每一个在上电/复位时访问熔丝阵列以读取和解压缩压缩数据，并且在耦合的存储器中存储多个核心中的每一个内的一个或多个高速缓冲存储器的解压缩数据集 到多个核心中的每一个。 多个核心中的每一个具有复位逻辑和睡眠逻辑。 复位逻辑采用解压缩数据集在上电/复位时初始化一个或多个高速缓存存储器。 休眠逻辑确定在电源门控事件之后恢复电力，并且随后访问存储以检索和使用解压缩数据集来初始化电源门控事件之后的一个或多个高速缓存。

公开(公告)号：US20150338905A1

公开(公告)日：2015-11-26

申请号：US14285448

申请日：2014-05-22

Applicant: Via Technologies, Inc.

Inventor： G. GLENN HENRY ,  DINESH K. JAIN ,  STEPHAN GASKINS

IPC: G06F1/32 ,  G06F12/08 ,  G06F12/12

CPC classification number: G06F3/0631 ,  G06F1/3275 ,  G06F3/0604 ,  G06F3/0625 ,  G06F3/064 ,  G06F3/0659 ,  G06F3/0679 ,  G06F11/10 ,  G06F12/08 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/12 ,  G06F2212/1028 ,  G06F2212/1041 ,  G06F2212/214 ,  G06F2212/281 ,  G06F2212/283 ,  G06F2212/313 ,  G06F2212/601 ,  G06F2212/608 ,  G11C7/20 ,  G11C17/16 ,  G11C17/18 ,  G11C29/787 ,  G11C2029/4402

Abstract: An apparatus includes a fuse array and a stores. The fuse array is programmed with compressed configuration data for a plurality of cores. The stores is coupled to the plurality of cores, and includes a plurality of sub-stores that each correspond to each of the plurality of cores, where one of the plurality of cores accesses the semiconductor fuse array upon power-up/reset to read and decompress the compressed configuration data, and to store a plurality of decompressed configuration data sets for one or more cache memories within the each of the plurality of cores in the plurality of sub-stores. Each of the plurality of cores has sleep logic. The sleep logic is configured to subsequently access a corresponding one of the each of the plurality of sub-stores to retrieve and employ the decompressed configuration data sets to initialize the one or more caches following a power gating event.

Abstract translation: 一种装置包括熔丝阵列和商店。 保险丝阵列用多个核心的压缩配置数据编程。 存储器耦合到多个核心，并且包括多个子存储器，每个子存储器对应于多个核心中的每一个，多个核心中的一个核心在上电/复位时访问半导体熔丝阵列以读取，以及 对压缩的配置数据进行解压缩，并且在多个子存储器中的多个核心的每个内存储一个或多个高速缓存存储器的多个解压配置数据集。 多个核心中的每一个具有睡眠逻辑。 睡眠逻辑被配置为随后访问多个子商店中的每一个的对应的一个，以检索并使用解压配置数据集来初始化电源门控事件之后的一个或多个高速缓存。