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    High speed energy conserving scan architecture
    1.
    发明申请
    High speed energy conserving scan architecture 审中-公开
    高速节能扫描架构

    公开(公告)号：US20060085707A1

    公开(公告)日：2006-04-20

    申请号：US10952289

    申请日：2004-09-28

    申请人： Waheed Khan ,  Raul Garibay ,  Denzil Fernandes

    发明人： Waheed Khan ,  Raul Garibay ,  Denzil Fernandes

    IPC分类号： G01R31/28

    CPC分类号： G01R31/318541 ,  G01R31/318575 ,  G01R31/318583

    摘要： A system comprising a tester and an integrated circuit, where the integrated circuit comprises a flip-flop, the flip-flop coupled to the tester and a circuit logic. The flip-flop comprises a scan input signal and a scan output signal, the signals coupled to the tester. The flip-flop also comprises multiple clock input signals.

    摘要翻译： 一种包括测试器和集成电路的系统，其中集成电路包括触发器，耦合到测试器的触发器和电路逻辑。 触发器包括扫描输入信号和扫描输出信号，该信号耦合到测试器。 触发器还包括多个时钟输入信号。

    Configurable cache system depending on instruction type
    2.
    发明申请
    Configurable cache system depending on instruction type 有权
    可配置缓存系统取决于指令类型

    公开(公告)号：US20060271738A1

    公开(公告)日：2006-11-30

    申请号：US11136169

    申请日：2005-05-24

    申请人： Thang Tran ,  Raul Garibay ,  Muralidharan Chinnakonda ,  Paul Miller

    发明人： Thang Tran ,  Raul Garibay ,  Muralidharan Chinnakonda ,  Paul Miller

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0897 ,  G06F9/30043 ,  G06F9/3824 ,  G06F9/3885 ,  G06F12/0811 ,  G06F12/0888 ,  G06F2212/1021

    摘要： A processor comprises decode logic that determines an instruction type for each instruction fetched, a first level cache, a second level cache coupled to the first level cache, and control logic operatively coupled to the first and second level caches. The control logic preferably causes cache linefills to be performed to the first level cache upon cache misses for a first type of instruction, but precludes linefills from being performed to the first level cache for a second type of instruction.

    摘要翻译： 处理器包括解码逻辑，其确定所取得的每条指令的指令类型，第一级高速缓存，耦合到第一级高速缓存的第二级高速缓存以及可操作地耦合到第一和第二级高速缓存的控制逻辑。 控制逻辑优选地在对于第一类型的指令的高速缓存未命中时，对第一级高速缓存执行高速缓存行填充，但是排除了对于第二类型的指令而对第一级高速缓存执行排线。

    Time and power reduction in cache accesses
    3.
    发明申请
    Time and power reduction in cache accesses 审中-公开
    缓存访问中的时间和功率降低

    公开(公告)号：US20070028051A1

    公开(公告)日：2007-02-01

    申请号：US11193633

    申请日：2005-08-01

    申请人： Barry Williamson ,  Gerard Williams ,  Muralidharan Chinnakonda ,  Raul Garibay

    发明人： Barry Williamson ,  Gerard Williams ,  Muralidharan Chinnakonda ,  Raul Garibay

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0864 ,  G06F12/1054 ,  G06F2212/1028 ,  Y02D10/13

    摘要： The application discloses a data processor operable to process data, said data processor comprising: a cache having a data item storage location identified by an address; a hash value generator operable to generate a hash value from at least some of said bits of said address said hash value having fewer bits than said address; a buffer operable to store a plurality of hash values relating to a plurality of storage locations within said cache; wherein in response to a request to access said data item storage location said data processor is operable to compare a hash value generated from said address with at least some of said plurality of hash values stored within said buffer. The comparison providing an indication of the storage location of the data item.

    摘要翻译： 该应用公开了一种可操作以处理数据的数据处理器，所述数据处理器包括：具有由地址识别的数据项存储位置的高速缓存; 哈希值生成器，用于从所述地址的所述比特中的至少一些产生哈希值，所述哈希值具有比所述地址少的比特; 缓冲器，用于存储与所述高速缓存中的多个存储位置相关的多个散列值; 其中响应于访问所述数据项存储位置的请求，所述数据处理器可操作以将从所述地址生成的散列值与存储在所述缓冲器内的所述多个散列值中的至少一些进行比较。 该比较提供数据项的存储位置的指示。

    Processes, circuits, devices, and systems for scoreboard and other processor improvements
    6.
    发明申请
    Processes, circuits, devices, and systems for scoreboard and other processor improvements 审中-公开
    记分牌和其他处理器改进的过程，电路，设备和系统

    公开(公告)号：US20060095732A1

    公开(公告)日：2006-05-04

    申请号：US11133870

    申请日：2005-05-18

    申请人： Thang Tran ,  Raul Garibay ,  James Hardage

    发明人： Thang Tran ,  Raul Garibay ,  James Hardage

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3826 ,  G06F9/3838

    摘要： A method of instruction issue (3200) in a microprocessor (1100, 1400, or 1500) with execution pipestages (E1, E2, etc.) and that executes a producer instruction Ip and issues a candidate instruction I0 (3245) having a source operand dependency on a destination operand of instruction Ip. The method includes issuing the candidate instruction I0 as a function (1720, 1950, 1958, 3235) of a pipestage EN(I0) of first need by the candidate instruction for the source operand, a pipestage EA(Ip) of first availability of the destination operand from the producer instruction, and the one execution pipestage E(Ip) currently associated with the producer instruction. A method of data forwarding (3300) in a microprocessor (1100, 1400, or 1500) having a pipeline (1640) having pipestages (E1, E2, etc.), wherein the method includes scoreboarding information E(Ip) (1710, 2220) to represent a changing pipestage position for data from a producer instruction Ip, and selectively forwarding (2310, 3360) the data from the pipestage having the represented pipestage position E(Ip), based on the information (1710), to a receiving pipestage (1682, E1) for a dependent instruction. Wireless communications devices (1010, 1010′, 1040, 1050, 1060, 1080), systems, circuits, devices, scoreboards (1700.N), processes and methods of operation, processes and articles of manufacture (FIGS. 13-16), are also disclosed.

    摘要翻译： 一种在具有执行分支（E 1，E 2等）的微处理器（1100,1400或1500）中的指令发出（3200）的方法，并且执行生成器指令Ip并发出具有 源操作数依赖于指令Ip的目标操作数。 该方法包括作为源操作数的候选指令首先需要的分支管理EN（I 0）的函数（1720,19500，...，1935，3235）发出候选指令I 0，第一可用性的分支EA（Ip） 来自生产者指令的目的地操作数，以及当前与生产者指令相关联的一个执行管道E（Ip）。 一种具有具有分支（E 1，E 2等）的管线（1640）的微处理器（1100,1400或1500）中的数据转发（3300）的方法，其中该方法包括记分板信息E（Ip）（1710 ，2220）表示来自生产者指令Ip的数据的变化的管道位置，并且基于所述信息（1710），将具有所述管道位置E（Ip）的所述管道的数据选择性地转发（2310,3360）到 接收依赖指令的分支（1682，E 1）。 无线通信设备（1010,1010'，1040,1050,1060,1080），系统，电路，设备，记分板（1700.N），操作过程和方法，过程和制品（图13-16） 也被披露。