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    BODY CONTACTS FOR FET IN SOI SRAM ARRAY
    1.
    发明申请
    BODY CONTACTS FOR FET IN SOI SRAM ARRAY 有权
    用于SOI SRAM阵列中的FET的身体接触

    公开(公告)号：US20100207213A1

    公开(公告)日：2010-08-19

    申请号：US12707191

    申请日：2010-02-17

    申请人： Yue Tan ,  Zhibin Ren ,  Richard A. Wachnik ,  Haining S. Yang

    发明人： Yue Tan ,  Zhibin Ren ,  Richard A. Wachnik ,  Haining S. Yang

    IPC分类号： H01L27/12 ,  H01L21/86

    CPC分类号： H01L27/1203 ,  H01L21/743 ,  H01L21/84 ,  H01L27/11 ,  H01L27/1108 ,  H01L29/7833 ,  H01L29/7841

    摘要： Contact with a floating body of an FET in SOI may be formed in a portion of one of the two diffusions of the FET, wherein the portion of the diffusion (such as N−, for an NFET) which is “sacrificed” for making the contact is a portion of the diffusion which is not immediately adjacent (or under) the gate. This works well with linked body FETs, wherein the diffusion does not extend all the way to BOX, hence the linked body (such as P−) extends under the diffusion where the contact is being made. An example showing making contact for ground to two NFETs (PG and PD) of a 6T SRAM cell is shown.

    摘要翻译： 与SOI中的FET的浮体接触可以形成在FET的两个扩散中的一个中的一个的一部分中，其中“牺牲”的扩散部分（例如N，用于NFET）用于制造 接触是不直接相邻（或在门下方）的扩散部分。 这与连接的主体FET工作良好，其中扩散不会一直延伸到BOX，因此连接体（例如P-）在形成接触的扩散下延伸。 示出了向6T SRAM单元的两个NFET（PG和PD）接地的示例。

    BODY CONTACTS FOR FET IN SOI SRAM ARRAY
    2.
    发明申请
    BODY CONTACTS FOR FET IN SOI SRAM ARRAY 有权
    用于SOI SRAM阵列中的FET的身体接触

    公开(公告)号：US20140027851A1

    公开(公告)日：2014-01-30

    申请号：US13618240

    申请日：2012-09-14

    申请人： Yue Tan ,  Zhibin Ren ,  Richard A. Wachnik ,  Haining S. Yang

    发明人： Yue Tan ,  Zhibin Ren ,  Richard A. Wachnik ,  Haining S. Yang

    IPC分类号： H01L27/12

    CPC分类号： H01L27/1203 ,  H01L21/743 ,  H01L21/84 ,  H01L27/11 ,  H01L27/1108 ,  H01L29/7833 ,  H01L29/7841

    摘要： Contact with a floating body of an FET in SOI may be formed in a portion of one of the two diffusions of the FET, wherein the portion of the diffusion (such as N−, for an NFET) which is “sacrificed” for making the contact is a portion of the diffusion which is not immediately adjacent (or under) the gate. This works well with linked body FETs, wherein the diffusion does not extend all the way to BOX, hence the linked body (such as P−) extends under the diffusion where the contact is being made. An example showing making contact for ground to two NFETs (PG and PD) of a 6T SRAM cell is shown.

    摘要翻译： 与SOI中的FET的浮体接触可以形成在FET的两个扩散中的一个中的一个的一部分中，其中“牺牲”的扩散部分（例如N，用于NFET）用于制造 接触是不直接相邻（或在门下方）的扩散部分。 这与连接的主体FET工作良好，其中扩散不会一直延伸到BOX，因此连接体（例如P-）在形成接触的扩散下延伸。 示出了向6T SRAM单元的两个NFET（PG和PD）接地的示例。

    Body contacts for FET in SOI SRAM array
    3.
    发明授权
    Body contacts for FET in SOI SRAM array 有权
    SOI SRAM阵列中FET的体接触

    公开(公告)号：US08809187B2

    公开(公告)日：2014-08-19

    申请号：US13618240

    申请日：2012-09-14

    申请人： Yue Tan ,  Zhibin Ren ,  Richard A. Wachnik ,  Haining S. Yang

    发明人： Yue Tan ,  Zhibin Ren ,  Richard A. Wachnik ,  Haining S. Yang

    IPC分类号： H01L21/44

    CPC分类号： H01L27/1203 ,  H01L21/743 ,  H01L21/84 ,  H01L27/11 ,  H01L27/1108 ,  H01L29/7833 ,  H01L29/7841

    摘要： Contact with a floating body of an FET in SOI may be formed in a portion of one of the two diffusions of the FET, wherein the portion of the diffusion (such as N−, for an NFET) which is “sacrificed” for making the contact is a portion of the diffusion which is not immediately adjacent (or under) the gate. This works well with linked body FETs, wherein the diffusion does not extend all the way to BOX, hence the linked body (such as P−) extends under the diffusion where the contact is being made. An example showing making contact for ground to two NFETs (PG and PD) of a 6T SRAM cell is shown.

    摘要翻译： 与SOI中的FET的浮体接触可以形成在FET的两个扩散中的一个中的一个的一部分中，其中“牺牲”的扩散部分（例如N，用于NFET）用于制造 接触是不直接相邻（或在门下方）的扩散部分。 这与连接的主体FET工作良好，其中扩散不会一直延伸到BOX，因此连接体（例如P-）在形成接触的扩散下延伸。 示出了向6T SRAM单元的两个NFET（PG和PD）接地的示例。

    Body contacts for FET in SOI SRAM array
    4.
    发明授权
    Body contacts for FET in SOI SRAM array 有权
    SOI SRAM阵列中FET的体接触

    公开(公告)号：US08338292B2

    公开(公告)日：2012-12-25

    申请号：US12707191

    申请日：2010-02-17

    申请人： Yue Tan ,  Zhibin Ren ,  Richard A. Wachnik ,  Haining S. Yang

    发明人： Yue Tan ,  Zhibin Ren ,  Richard A. Wachnik ,  Haining S. Yang

    IPC分类号： H01L21/44

    CPC分类号： H01L27/1203 ,  H01L21/743 ,  H01L21/84 ,  H01L27/11 ,  H01L27/1108 ,  H01L29/7833 ,  H01L29/7841

    摘要： Contact with a floating body of an FET in SOI may be formed in a portion of one of the two diffusions of the FET, wherein the portion of the diffusion (such as N−, for an NFET) which is “sacrificed” for making the contact is a portion of the diffusion which is not immediately adjacent (or under) the gate. This works well with linked body FETs, wherein the diffusion does not extend all the way to BOX, hence the linked body (such as P−) extends under the diffusion where the contact is being made. An example showing making contact for ground to two NFETs (PG and PD) of a 6T SRAM cell is shown.

    摘要翻译： 可以在FET的两个扩散中的一个的一部分中形成与SOI中的FET的浮体接触，其中牺牲用于进行接触的扩散部分（例如NFET，用于NFET）为 不直接相邻（或在门下）扩散的一部分。 这与连接的主体FET工作良好，其中扩散不会一直延伸到BOX，因此连接体（例如P-）在形成接触的扩散下延伸。 示出了向6T SRAM单元的两个NFET（PG和PD）接地的示例。

    Continuously scalable width and height semiconductor fins
    5.
    发明授权
    Continuously scalable width and height semiconductor fins 有权
    连续可调的宽度和高度半导体鳍片

    公开(公告)号：US08927432B2

    公开(公告)日：2015-01-06

    申请号：US13523048

    申请日：2012-06-14

    申请人： Dechao Guo ,  Yang Liu ,  Chengwen Pei ,  Yue Tan

    发明人： Dechao Guo ,  Yang Liu ,  Chengwen Pei ,  Yue Tan

    IPC分类号： H01L29/772 ,  H01L21/336

    CPC分类号： H01L27/1211 ,  H01L21/845

    摘要： Arbitrarily and continuously scalable on-currents can be provided for fin field effect transistors by providing two independent variables for physical dimensions for semiconductor fins that are employed for the fin field effect transistors. A recessed region is formed on a semiconductor layer over a buried insulator layer. A dielectric cap layer is formed over the semiconductor layer. Disposable mandrel structures are formed over the dielectric cap layer and spacer structures are formed around the disposable mandrel structures. Selected spacer structures can be structurally damaged during a masked ion implantation. An etch is employed to remove structurally damaged spacer structures at a greater etch rate than undamaged spacer structures. After removal of the disposable mandrel structures, the semiconductor layer is patterned into a plurality of semiconductor fins having different heights and/or different width. Fin field effect transistors having different widths and/or heights can be subsequently formed.

    摘要翻译： 通过为鳍式场效应晶体管所采用的半导体鳍片的物理尺寸提供两个独立的变量，可以为鳍式场效应晶体管提供任意和连续的可变电流。 在掩埋绝缘体层上的半导体层上形成凹陷区域。 在半导体层上形成电介质盖层。 在电介质盖层上形成一次性心轴结构，并且围绕一次性心轴结构形成间隔结构。 在掩蔽离子注入期间，选择的间隔结构可以在结构上受损。 使用蚀刻以比未损坏的间隔物结构更大的蚀刻速率去除结构损坏的间隔物结构。 在去除一次性心轴结构之后，将半导体层图案化成具有不同高度和/或不同宽度的多个半导体翅片。 随后可以形成具有不同宽度和/或高度的鳍场效应晶体管。

    TRIPLE GATE AND DOUBLE GATE FINFETS WITH DIFFERENT VERTICAL DIMENSION FINS
    6.
    发明申请
    TRIPLE GATE AND DOUBLE GATE FINFETS WITH DIFFERENT VERTICAL DIMENSION FINS 有权
    具有不同垂直尺寸FINS的三通门和双门盖

    公开(公告)号：US20080128796A1

    公开(公告)日：2008-06-05

    申请号：US11564961

    申请日：2006-11-30

    申请人： Huilong Zhu ,  Yue Tan

    发明人： Huilong Zhu ,  Yue Tan

    IPC分类号： H01L29/78 ,  H01L21/04

    CPC分类号： H01L27/1211 ,  H01L21/845 ,  H01L29/66795 ,  H01L29/785

    摘要： A semiconductor structure and its method of fabrication include multiple finFETs with different vertical dimensions for the semiconductor fins. An implant species is implanted in a bottom portion of selected semiconductor fins on which reduced vertical dimension is desired. The bottom portion of the selected semiconductor fins with implant species is etched selective to the semiconductor material without the implanted species, i.e., the semiconductor material in the top portion of the semiconductor fin and other semiconductor fins without the implanted species. FinFETs with the full vertical dimension fins and a high on-current and finFETs with reduced vertical dimension fins with a low on-current thus results on the same semiconductor substrate. By adjusting the depth of the implant species, the vertical dimension of the semiconductor fins may be adjusted in selected finFETs.

    摘要翻译： 半导体结构及其制造方法包括用于半导体鳍片的具有不同垂直尺寸的多个finFET。 植入物种植入选定的半导体翅片的底部，其中希望减小垂直尺寸。 所选择的具有注入种类的半导体鳍片的底部被选择性地蚀刻到半导体材料上，而没有注入的物质，即半导体鳍片顶部的半导体材料和没有植入物质的其它半导体鳍片。 具有全垂直尺寸散热片的FinFET和具有较小导通电流的具有减小的垂直尺寸翅片的高导通电流和finFET导致相同的半导体衬底。 通过调整植入物种的深度，可以在选定的finFET中调节半导体鳍片的垂直尺寸。

    SRAM cell design to improve stability
    7.
    发明授权
    SRAM cell design to improve stability 有权
    SRAM单元设计提高稳定性

    公开(公告)号：US07768816B2

    公开(公告)日：2010-08-03

    申请号：US11952587

    申请日：2007-12-07

    申请人： Rajiv V. Joshi ,  Yue Tan ,  Robert C. Wong

    发明人： Rajiv V. Joshi ,  Yue Tan ,  Robert C. Wong

    IPC分类号： G11C11/00

    CPC分类号： G11C11/412 ,  G11C11/413

    摘要： A design structure embodied in a machine readable medium for use in a design process, the design structure representing a novel semiconductor SRAM cell structure that includes at least two pull-up transistors, two pull-down transistors, and two pass-gate transistors. In one embodiment, the SRAM cell is an 8T SRAM cell structure implements a series gating feature for implementing Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. Particularly, the 8-T approach adds two pass-gates, two series connected transistor devices connected at complementary nodes of two cross-coupled inverters, to control column select and row (word) select. In the other embodiment, the SRAM cell is a 9T SRAM cell structure includes a transmission gate to implement Column Select (CS) and Row Select (WL) cell storage access with enhanced stability. The 9-T approach adds three transistors to perform ANDING function to separate the row select and column select signal functions.

    摘要翻译： 体现在用于设计过程的机器可读介质中的设计结构，该设计结构表示包括至少两个上拉晶体管，两个下拉晶体管和两个通过栅极晶体管的新型半导体SRAM单元结构。 在一个实施例中，SRAM单元是8T SRAM单元结构，其实现具有增强的稳定性的用于实现列选择（CS）和行选择（WL）单元存储访问的串联门控特征。 特别地，8-T方法增加了两个传递门，两个串联的晶体管器件连接在两个交叉耦合的反相器的互补节点处，以控制列选择和行（字）选择。 在另一个实施例中，SRAM单元是9T SRAM单元结构，包括具有增强的稳定性的实现列选择（CS）和行选择（WL）单元存储访问的传输门。 9-T方法增加了三个晶体管来执行ANDING功能，以分离行选择和列选择信号功能。

    SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same
    8.
    发明授权
    SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same 有权
    SRAM存储器和微处理器具有实现在高性能硅衬底中的逻辑部分和具有连接体的场效应晶体管的SRAM阵列部分及其制造方法

    公开(公告)号：US07217978B2

    公开(公告)日：2007-05-15

    申请号：US11038593

    申请日：2005-01-19

    申请人： Rajiv V. Joshi ,  Richard Andre Wachnik ,  Yue Tan ,  Kerry Bernstein

    发明人： Rajiv V. Joshi ,  Richard Andre Wachnik ,  Yue Tan ,  Kerry Bernstein

    IPC分类号： H01L27/01

    CPC分类号： H01L27/1203 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/1104

    摘要： The present invention generally concerns fabrication methods and device architectures for use in memory circuits, and more particularly concerns hybrid silicon-on-insulator (SOI) and bulk architectures for use in memory circuits. Once aspect of the invention concerns CMOS SRAM cell architectures where at least one pair of adjacent NFETs in an SRAM cell have body regions linked by a leakage path diffusion region positioned beneath shallow source/drain diffusions, where the leakage path diffusion region extends from the bottom of the source/drain diffusion to the buried oxide layer, and at least one pair of NFETs from adjacent SRAM cells which have body regions linked by a similar leakage path diffusion region beneath adjacent source/drain diffusions. Another aspect of this invention concerns a microprocessor fabricated on an hybrid orientation substrate where the logic portion of the circuit has NFETs fabricated in (100) crystal orientation SOI silicon regions with floating body regions and PFETs fabricated in (110) crystal orientation bulk silicon regions; and where the SRAM memory portion has NFETs fabricated in (100) crystal orientation SOI silicon regions with body regions linked by leakage path diffusion regions beneath shallow source/drain diffusions and PFETs fabricated in (110) crystal orientation silicon regions.

    摘要翻译： 本发明一般涉及用于存储器电路的制造方法和器件架构，更具体地说，涉及用于存储器电路的混合绝缘体上硅（SOI）和批量结构。 本发明的一个方面涉及SRAM SRAM单元结构，其中SRAM单元中的至少一对相邻NFET具有通过位于浅源/漏扩散之下的泄漏路径扩散区连接的体区，其中泄漏路径扩散区从底部延伸 源极/漏极扩散到掩埋氧化物层的至少一对NFET，以及来自相邻SRAM单元的至少一对NFET，其具有通过相邻的源极/漏极扩散附近的相似泄漏路径扩散区域连接的体区。 本发明的另一方面涉及一种制造在混合取向基板上的微处理器，其中该电路的逻辑部分具有在具有浮动体区域的（100）晶体取向SOI硅区域和在（110）晶体取向体硅区域中制造的PFET）制造的NFET。 并且其中SRAM存储器部分具有在（100）晶体取向SOI硅区域中制造的NFET，其中主体区域通过在（110）晶体取向硅区域中制造的浅源/漏扩散下的泄漏路径扩散区域和PFET连接。

    3-D SRAM array to improve stability and performance
    9.
    发明授权
    3-D SRAM array to improve stability and performance 有权
    3-D SRAM阵列，以提高稳定性和性能

    公开(公告)号：US07755926B2

    公开(公告)日：2010-07-13

    申请号：US11867877

    申请日：2007-10-05

    申请人： Yue Tan ,  Huilong Zhu

    发明人： Yue Tan ,  Huilong Zhu

    IPC分类号： G11C11/00

    CPC分类号： G11C5/025 ,  G11C11/412

    摘要： A design structure for a three-dimensional memory circuit provides reduction in memory cell instability due to half-select operation by reduction of the number of memory cells sharing a sense amplifier and, potentially, avoidance of half-select operation by placing some or all peripheral circuits including local evaluation circuits functioning as a type of sense amplifier on an additional chips or chips overlying the memory array. Freedom of placement of such peripheral circuits is provided with minimal increase in connection length since word line decoders may be placed is general registration with any location along the word lines while local evaluation circuits and/or sense amplifiers can be placed at any location generally in registration with the bit line(s) to which they correspond.

    摘要翻译： 用于三维存储器电路的设计结构通过减少共享读出放大器的存储器单元的数量而减少由于半选择操作引起的存储器单元不稳定性，并且潜在地通过放置一些或所有外围设备来避免半选择操作 电路包括在覆盖存储器阵列的附加芯片或芯片上用作一种读出放大器的局部评估电路。 这样的外围电路的放置自由度提供了连接长度的最小增加，因为字线解码器可以被放置为沿着字线的任何位置的一般注册，而局部评估电路和/或读出放大器可以放置在通常在配准中的任何位置 与它们对应的位线。

    3-D SRAM ARRAY TO IMPROVE STABILITY AND PERFORMANCE
    10.
    发明申请
    3-D SRAM ARRAY TO IMPROVE STABILITY AND PERFORMANCE 有权
    3-D SRAM阵列提高稳定性和性能

    公开(公告)号：US20080310207A1

    公开(公告)日：2008-12-18

    申请号：US11867877

    申请日：2007-10-05

    申请人： Yue Tan ,  Huilong Zhu

    发明人： Yue Tan ,  Huilong Zhu

    IPC分类号： G11C5/02

    CPC分类号： G11C5/025 ,  G11C11/412

    摘要： A design structure for a three-dimensional memory circuit provides reduction in memory cell instability due to half-select operation by reduction of the number of memory cells sharing a sense amplifier and, potentially, avoidance of half-select operation by placing some or all peripheral circuits including local evaluation circuits functioning as a type of sense amplifier on an additional chips or chips overlying the memory array. Freedom of placement of such peripheral circuits is provided with minimal increase in connection length since word line decoders may be placed is general registration with ant location along the word lines while local evaluation circuits and/or sense amplifiers can be placed at any location generally in registration with the bit line(s) to which they correspond.

    摘要翻译： 用于三维存储器电路的设计结构通过减少共享读出放大器的存储器单元的数量而减少由于半选择操作引起的存储器单元不稳定性，并且潜在地通过放置一些或所有外围设备来避免半选择操作 电路包括在覆盖存储器阵列的附加芯片或芯片上用作一种读出放大器的局部评估电路。 这样的外围电路的放置自由度提供了连接长度的最小增加，因为字线解码器可以被放置为沿着字线与蚂蚁位置通用的注册，而局部评估电路和/或读出放大器可以被放置在通常记录的任何位置 与它们对应的位线。