公开(公告)号：US20120051112A1

公开(公告)日：2012-03-01

申请号：US12870925

申请日：2010-08-30

申请人： Yukit TANG ,  Kuoyuan HSU ,  Derek TAO

发明人： Yukit TANG ,  Kuoyuan HSU ,  Derek TAO

IPC分类号： G11C5/02

CPC分类号： G11C5/02 ,  G11C11/417

摘要： A representative memory device includes a cell array, at least one break cell that subdivides the cell array into bit cell arrays, and one or more power switches that are electrically coupled to the bit cell. In one embodiment, the break cell separates a connectivity of a first voltage and a second voltage between at least two bit cell arrays so that the bit cell arrays can be selectively coupled to either the first voltage or the second voltage using the power switches. The power switches control the connection of each separated bit cell array of the cell array to either the first voltage or second voltage.

摘要翻译： 代表性的存储器件包括单元阵列，至少一个将单元阵列细分为位单元阵列的中断单元以及电耦合到位单元的一个或多个功率开关。 在一个实施例中，中断单元在至少两个位单元阵列之间分离第一电压和第二电压的连通性，使得位单元阵列可以使用功率开关选择性地耦合到第一电压或第二电压。 电源开关将单元阵列的每个分离的位单元阵列的连接控制为第一电压或第二电压。

公开(公告)号：US20120026805A1

公开(公告)日：2012-02-02

申请号：US12846129

申请日：2010-07-29

申请人： Yukit TANG ,  Kuoyuan HSU

发明人： Yukit TANG ,  Kuoyuan HSU

IPC分类号： G11C7/00 ,  G11C5/14

CPC分类号： G11C11/412 ,  G11C5/147

摘要： An integrated circuit includes a static random access memory (SRAM) array coupled to a first voltage supply node and a second voltage supply node. The first and second voltage supply nodes provide a retention voltage across the SRAM array. A current limiter is disposed between the SRAM array and the first voltage supply node, and a voltage regulator is coupled in parallel with the current limiter between the SRAM array and the first voltage supply node. The voltage regulator is configured to maintain the retention voltage across the SRAM array above a predetermined level.

摘要翻译： 集成电路包括耦合到第一电压供应节点和第二电压供应节点的静态随机存取存储器（SRAM）阵列。 第一和第二电压供应节点提供跨SRAM阵列的保持电压。 限流器设置在SRAM阵列和第一电压供应节点之间，并且电压调节器与SRAM阵列和第一电压供应节点之间的限流器并联耦合。 电压调节器被配置为将SRAM阵列上的保持电压保持在预定水平以上。

公开(公告)号：US20130155749A1

公开(公告)日：2013-06-20

申请号：US13770436

申请日：2013-02-19

申请人： Young Seog KIM ,  Kuoyuan HSU ,  Jacklyn CHANG

发明人： Young Seog KIM ,  Kuoyuan HSU ,  Jacklyn CHANG

IPC分类号： G11C15/04 ,  H03K19/20

CPC分类号： G06F17/5072 ,  G11C15/04 ,  H03K19/20

摘要： A memory includes a plurality of content-addressable memory (CAM) cells and a summary circuit associated with the plurality of CAM cells. The summary circuit includes a first level of logic gates and a second level of logic gates. The first level of logic gates have inputs each configured to receive an output of a corresponding one of the plurality of CAM cell. The second level of logic gates have inputs each configured to receive an output of a corresponding one of the first level of logic gates.

摘要翻译： 存储器包括多个可内容寻址存储器（CAM）单元和与多个CAM单元相关联的汇总电路。 汇总电路包括第一级逻辑门和第二级逻辑门。 第一级逻辑门具有各自被配置为接收多个CAM单元中对应的一个的单元的输出的输入。 逻辑门的第二级具有各自被配置为接收第一级逻辑门的对应的一个的输出的输入。

公开(公告)号：US20130127433A1

公开(公告)日：2013-05-23

申请号：US13744037

申请日：2013-01-17

申请人： Chan-Hong CHERN ,  Tzu Ching CHANG ,  Min-Shueh YUAN ,  Yuwen SWEI ,  Chih-Chang LIN ,  Chiang PU ,  Ming-Chieh HUANG ,  Kuoyuan HSU

发明人： Chan-Hong CHERN ,  Tzu Ching CHANG ,  Min-Shueh YUAN ,  Yuwen SWEI ,  Chih-Chang LIN ,  Chiang PU ,  Ming-Chieh HUANG ,  Kuoyuan HSU

IPC分类号： G05F1/44

CPC分类号： H02M3/158 ,  G05F1/44 ,  G05F1/56

摘要： A method of operating a voltage regulator circuit includes generating a control signal by an amplifier of the voltage regulator circuit. The control signal is generated based on a reference signal at an inverting input of the amplifier and a feedback signal at a non-inverting input of the amplifier. A driving current flowing toward an output node of the voltage regulator circuit is generated by a driver responsive to the control signal, and the driver is coupled between a first power node and the output node. The feedback signal is generated responsive to a voltage level at the output node. A transistor, coupled between the output node and a second power node, is caused to operate in saturation mode during a period while the voltage regulator circuit is operating.

摘要翻译： 一种操作电压调节器电路的方法包括由稳压器电路的放大器产生控制信号。 控制信号基于放大器的反相输入处的参考信号和放大器的非反相输入端的反馈信号而产生。 通过响应于控制信号的驱动器产生朝向电压调节器电路的输出节点流动的驱动电流，并且驱动器耦合在第一功率节点和输出节点之间。 响应于输出节点处的电压电平产生反馈信号。 耦合在输出节点和第二功率节点之间的晶体管在电压调节器电路工作期间的一段时间内使其工作在饱和模式。

公开(公告)号：US20110273949A1

公开(公告)日：2011-11-10

申请号：US12774851

申请日：2010-05-06

申请人： Po-Hung CHEN ,  Sung-Chieh LIN ,  Kuoyuan HSU ,  Jiann-Tseng HUANG

发明人： Po-Hung CHEN ,  Sung-Chieh LIN ,  Kuoyuan HSU ,  Jiann-Tseng HUANG

IPC分类号： G11C17/16

CPC分类号： G11C17/16 ,  G11C17/18

摘要： A circuit includes a fuse and a sensing and control circuit. The fuse is coupled between a MOS transistor and a current source node. The sensing and control circuit is configured to receive a programming pulse and output a modified programming signal to the gate of the MOS transistor for programming the fuse. The modified programming signal has a pulse width based on a magnitude of a current through the first fuse.

摘要翻译： 电路包括熔丝和感测和控制电路。 熔丝耦合在MOS晶体管和电流源节点之间。 感测和控制电路被配置为接收编程脉冲并将修改的编程信号输出到MOS晶体管的栅极，以编程保险丝。 改进的编程信号具有基于通过第一保险丝的电流的幅度的脉冲宽度。

公开(公告)号：US20140266114A1

公开(公告)日：2014-09-18

申请号：US14291426

申请日：2014-05-30

申请人： Chan-Hong CHERN ,  Tzu Ching CHANG ,  Min-Shueh YUAN ,  Yuwen SWEI ,  Chih-Chang LIN ,  Chiang PU ,  Ming-Chieh HUANG ,  Kuoyuan HSU

发明人： Chan-Hong CHERN ,  Tzu Ching CHANG ,  Min-Shueh YUAN ,  Yuwen SWEI ,  Chih-Chang LIN ,  Chiang PU ,  Ming-Chieh HUANG ,  Kuoyuan HSU

IPC分类号： H02M3/158

CPC分类号： H02M3/158 ,  G05F1/44 ,  G05F1/56

摘要： A voltage regulator circuit comprises an amplifier having an inverting input and a non-inverting input. The amplifier is configured to generate a control signal based on a reference signal at the inverting input of the amplifier and a feedback signal at the non-inverting input of the amplifier. The voltage regulator circuit also comprises an output node, a first power node, a second power node, and a driver that generates a driving current flowing toward the output node in response to the control signal. The driver is coupled between the first power node and the output node. A first transistor having a gate is coupled between the output node and the second power node. A bias circuit outside the amplifier supplies a bias signal to the gate of the first transistor, which is configured to operate in a saturation mode based on the bias signal supplied by the bias circuit.

摘要翻译： 电压调节器电路包括具有反相输入和非反相输入的放大器。 放大器被配置为基于放大器的反相输入端处的参考信号和放大器的非反相输入端的反馈信号产生控制信号。 电压调节器电路还包括响应于控制信号产生朝向输出节点流动的驱动电流的输出节点，第一功率节点，第二功率节点和驱动器。 驱动器耦合在第一功率节点和输出节点之间。 具有栅极的第一晶体管耦合在输出节点和第二功率节点之间。 放大器外部的偏置电路向第一晶体管的栅极提供偏置信号，该偏置信号被配置为基于偏置电路提供的偏置信号在饱和模式下工作。

公开(公告)号：US20120081165A1

公开(公告)日：2012-04-05

申请号：US12894210

申请日：2010-09-30

申请人： Jiann-Tseng HUANG ,  Sung-Chieh LIN ,  Kuoyuan HSU ,  Po-Hung CHEN

发明人： Jiann-Tseng HUANG ,  Sung-Chieh LIN ,  Kuoyuan HSU ,  Po-Hung CHEN

IPC分类号： H03L5/00 ,  H01H37/76 ,  H01L25/00

CPC分类号： H03K19/00315 ,  H03K19/018528

摘要： A high voltage tolerative inverter circuit includes a first PMOS transistor with a source connected to VDDQ and drain connected to a first node; a second PMOS transistor with a source connected to the first node and a drain connected to an output; a first NMOS transistor with a source connected to VSS and a drain connected to a second node; a second NMOS transistor with a source connected to the second node and a drain connected to the output. A gate of the first PMOS transistor is controlled by a first signal having a voltage swing between VDDQ and VSS. A gate of the first NMOS transistor and the second PMOS transistor are controlled by a second signal having a voltage swing between VDD and VSS. VDD is lower than VDDQ. A gate of the second NMOS transistor is biased with a first voltage greater than VSS.

摘要翻译： 高耐压逆变器电路包括：第一PMOS晶体管，其源极连接到VDDQ，漏极连接到第一节点; 第二PMOS晶体管，源极连接到第一节点，漏极连接到输出端; 第一NMOS晶体管，源极连接到VSS，漏极连接到第二节点; 第二NMOS晶体管，源极连接到第二节点，漏极连接到输出。 第一PMOS晶体管的栅极由具有VDDQ和VSS之间的电压摆幅的第一信号控制。 第一NMOS晶体管和第二PMOS晶体管的栅极由具有在VDD和VSS之间的电压摆幅的第二信号控制。 VDD低于VDDQ。 第二NMOS晶体管的栅极以大于VSS的第一电压偏置。

公开(公告)号：US20100253303A1

公开(公告)日：2010-10-07

申请号：US12750260

申请日：2010-03-30

申请人： Chan-Hong CHERN ,  Tzu Ching CHANG ,  Min-Shueh YUAN ,  Yuwen SWEI ,  Chih-Chang LIN ,  Chiang PU ,  Ming-Chieh HUANG ,  Kuoyuan HSU

发明人： Chan-Hong CHERN ,  Tzu Ching CHANG ,  Min-Shueh YUAN ,  Yuwen SWEI ,  Chih-Chang LIN ,  Chiang PU ,  Ming-Chieh HUANG ,  Kuoyuan HSU

IPC分类号： G05F1/10

CPC分类号： H02M3/158 ,  G05F1/44 ,  G05F1/56

摘要： A voltage regulator circuit with high accuracy and Power Supply Rejection Ratio (PSRR) is provided. In one embodiment, an op-amp with a voltage reference input to an inverting input has the first output connected to a PMOS transistor's gate. The PMOS transistor's source and drain are each connected to the power supply and the voltage regulator output. The voltage regulator output is connected to an NMOS transistor biased in saturation mode and a series of two resistors. The non-inverting input of the op-amp is connected in between the two resistors for the first feedback loop. The op-amp's second output is connected to the gate of the NMOS transistor through an AC-coupling capacitor for the second feedback loop. The op-amp's first output can be connected to the power supply voltage through a capacitor to further improve high frequency PSRR. In another embodiment, the role of PMOS and NMOS transistors is reversed.

摘要翻译： 提供了具有高精度和电源抑制比（PSRR）的稳压电路。 在一个实施例中，具有到反相输入的电压参考输入的运算放大器具有连接到PMOS晶体管的栅极的第一输出。 PMOS晶体管的源极和漏极各自连接到电源和稳压器输出。 电压调节器输出连接到偏置在饱和模式的NMOS晶体管和一系列两个电阻。 运算放大器的非反相输入端连接在第一个反馈回路的两个电阻之间。 运算放大器的第二个输出通过用于第二反馈回路的交流耦合电容器连接到NMOS晶体管的栅极。 运算放大器的第一个输出可以通过电容连接到电源电压，以进一步提高高频PSRR。 在另一个实施例中，PMOS和NMOS晶体管的作用相反。

公开(公告)号：US20140250416A1

公开(公告)日：2014-09-04

申请号：US14279406

申请日：2014-05-16

申请人： Young Seog KIM ,  Kuoyuan HSU ,  Jacklyn CHANG

发明人： Young Seog KIM ,  Kuoyuan HSU ,  Jacklyn CHANG

IPC分类号： G06F17/50

CPC分类号： G06F17/5072 ,  G11C15/04 ,  H03K19/20

摘要： A method of designing a content-addressable memory (CAM) includes associating CAM cells with a summary circuit. The summary circuit includes a first level of logic gates and a second level of logic gates. The first level of logic gates have inputs each configured to receive an output of a corresponding one of the plurality of CAM cell. The second level of logic gates have inputs each configured to receive an output of a corresponding one of the first level of logic gates. Logic gates in at least one of the first level of logic gates or the second level of logic gates are selected to have an odd number of input pins so that an input pin and an output pin share a layout sub-slot.

摘要翻译： 设计内容寻址存储器（CAM）的方法包括将CAM单元与汇总电路相关联。 汇总电路包括第一级逻辑门和第二级逻辑门。 第一级逻辑门具有各自被配置为接收多个CAM单元中对应的一个的单元的输出的输入。 逻辑门的第二级具有各自被配置为接收第一级逻辑门的对应的一个的输出的输入。 选择第一级逻辑门或第二级逻辑门中的至少一个的逻辑门具有奇数个输入引脚，使得输入引脚和输出引脚共享布局子时隙。

公开(公告)号：US20120176856A1

公开(公告)日：2012-07-12

申请号：US13429117

申请日：2012-03-23

申请人： Kuoyuan HSU ,  Ming-Chieh HUANG ,  Young Suk KIM ,  Subramani KENGERI

发明人： Kuoyuan HSU ,  Ming-Chieh HUANG ,  Young Suk KIM ,  Subramani KENGERI

IPC分类号： G11C8/18 ,  G11C8/00

CPC分类号： G11C7/1042 ,  G11C8/04

摘要： An interleaved memory circuit includes a memory bank including at least one first memory cell for storing a charge representative of a first datum, the first memory cell being coupled with a first word line and a first bit line. The interleaved memory circuit further includes a local control circuit coupled with the memory bank. The interleaved memory circuit further includes a global control circuit coupled with the local control circuit, an interleaving access including a clock signal having a first cycle and a second cycle for accessing the first memory cell, where the second cycle is capable of enabling the local control circuit to trigger a first transition of a first read column select signal RSSL for accessing the first memory cell.

摘要翻译： 交织存储器电路包括一个存储体，该存储体包括至少一个用于存储表示第一数据的电荷的第一存储单元，第一存储单元与第一字线和第一位线耦合。 交错存储器电路还包括与存储体耦合的本地控制电路。 交错存储器电路还包括与本地控制电路耦合的全局控制电路，包括具有用于访问第一存储器单元的第一周期和第二周期的时钟信号的交织访问，其中第二周期能够实现本地控制 触发用于访问第一存储器单元的第一读取列选择信号RSSL的第一转换。