公开(公告)号：US20100042811A1

公开(公告)日：2010-02-18

申请号：US12190291

申请日：2008-08-12

申请人： Yuval Peled ,  Itzhak Barak ,  Uri Dayan ,  Idan Rozenberg ,  Yoram Salant

发明人： Yuval Peled ,  Itzhak Barak ,  Uri Dayan ,  Idan Rozenberg ,  Yoram Salant

IPC分类号： G06F9/30

CPC分类号： G06F9/3885 ,  G06F9/30094 ,  G06F9/3804 ,  G06F9/3844

摘要： A method for managing branch instructions, the method includes: providing, to pipeline stages of a processor, multiple variable length groups of instructions; wherein each pipeline stage executes a group of instruction during a single execution cycle; receiving, at a certain execution cycle, multiple instruction fetch requests from multiple pipeline stages, each pipeline stage that generates an instruction fetch request stores a variable length group of instructions that comprises a branch instruction; sending to the fetch unit an instruction fetch command that is responsive to a first in order branch instruction in the pipeline stages; wherein if the first in order fetch command is a conditional fetch command then the instruction fetch command comprises a resolved target address; wherein the sending of the instruction fetch command is restricted to a single instruction fetch command per a single execution cycle.

摘要翻译： 一种用于管理分支指令的方法，所述方法包括：向处理器的流水线阶段提供多个可变长度的指令组; 其中每个流水线阶段在单个执行周期期间执行一组指令; 在某个执行周期接收来自多个流水线级的多个指令获取请求，生成指令提取请求的每个流水线级存储包括分支指令的可变长度的指令组; 向提取单元发送响应于流水线级中的第一顺序分支指令的指令获取命令; 其中如果所述第一顺序获取命令是条件获取命令，则所述指令获取命令包括解析的目标地址; 其中指令获取命令的发送被限制在单个执行周期中的单个指令获取命令。

公开(公告)号：US08533441B2

公开(公告)日：2013-09-10

申请号：US12190291

申请日：2008-08-12

申请人： Yuval Peled ,  Itzhak Barak ,  Uri Dayan ,  Idan Rozenberg ,  Yoram Salant

发明人： Yuval Peled ,  Itzhak Barak ,  Uri Dayan ,  Idan Rozenberg ,  Yoram Salant

IPC分类号： G06F9/30

CPC分类号： G06F9/3885 ,  G06F9/30094 ,  G06F9/3804 ,  G06F9/3844

摘要： A method for managing branch instructions, the method includes: providing, to pipeline stages of a processor, multiple variable length groups of instructions; wherein each pipeline stage executes a group of instruction during a single execution cycle; receiving, at a certain execution cycle, multiple instruction fetch requests from multiple pipeline stages, each pipeline stage that generates an instruction fetch request stores a variable length group of instructions that comprises a branch instruction; sending to the fetch unit an instruction fetch command that is responsive to a first in order branch instruction in the pipeline stages; wherein if the first in order fetch command is a conditional fetch command then the instruction fetch command comprises a resolved target address; wherein the sending of the instruction fetch command is restricted to a single instruction fetch command per a single execution cycle.

摘要翻译： 一种用于管理分支指令的方法，所述方法包括：向处理器的流水线阶段提供多个可变长度的指令组; 其中每个流水线阶段在单个执行周期期间执行一组指令; 在某个执行周期接收来自多个流水线级的多个指令获取请求，生成指令提取请求的每个流水线级存储包括分支指令的可变长度的指令组; 向提取单元发送响应于流水线级中的第一顺序分支指令的指令获取命令; 其中如果所述第一顺序获取命令是条件获取命令，则所述指令获取命令包括解析的目标地址; 其中指令获取命令的发送被限制在单个执行周期中的单个指令获取命令。

公开(公告)号：US6125404A

公开(公告)日：2000-09-26

申请号：US61958

申请日：1998-04-17

申请人： John J. Vaglica ,  Paul McAlinden ,  Oded Norman ,  Moshe Refaeli ,  Yoram Salant ,  Thomas E. Oberhauser ,  Arvind Singh Arora

发明人： John J. Vaglica ,  Paul McAlinden ,  Oded Norman ,  Moshe Refaeli ,  Yoram Salant ,  Thomas E. Oberhauser ,  Arvind Singh Arora

IPC分类号： G06F13/24 ,  G06F13/372

CPC分类号： G06F13/24 ,  Y02B60/1228

摘要： A communications system includes multiple processors (14, 16) and a protocol timer (18). The protocol timer (18) controls the timing of events in the communications system and operates autonomously after it is loaded with initial instructions by one of the multiple processors (14, 16). The protocol timer (18) utilizes a frame event table (50) and a macro event table (46, 48) to trigger events and to generate interrupts of the multiple processors (14, 16). By allowing the protocol timer (18) to operate autonomously, the processors (14, 16) are relieved of timing control, and can be powered down when not in use, thus reducing power consumption of the communications system. Also, by using the protocol timer (18) to control the timing of events, software related errors and interrupt latencies are reduced.

摘要翻译： 通信系统包括多个处理器（14,16）和协议定时器（18）。 协议定时器（18）控制通信系统中的事件的定时，并且在由多个处理器（14,16）中的一个处理器加载初始指令之后自动操作。 协议定时器（18）利用帧事件表（50）和宏事件表（46,48）来触发事件并产生多个处理器（14,16）的中断。 通过允许协议定时器（18）自主操作，处理器（14,16）免除定时控制，并且可以在不使用时断电，从而降低通信系统的功耗。 此外，通过使用协议定时器（18）来控制事件的定时，减少了软件相关的错误和中断延迟。

公开(公告)号：US5666300A

公开(公告)日：1997-09-09

申请号：US361405

申请日：1994-12-22

申请人： Judah L. Adelman ,  David Galanti ,  Yoram Salant

发明人： Judah L. Adelman ,  David Galanti ,  Yoram Salant

IPC分类号： G06F1/32 ,  G06F7/544 ,  G06F9/30 ,  G06F9/302 ,  G06F9/38 ,  G06F7/38 ,  G06F1/00

CPC分类号： G06F1/32 ,  G06F7/5443 ,  G06F9/30014 ,  G06F9/30101 ,  G06F9/3826 ,  G06F9/3857

摘要： In a data arithmetic logic unit (54), power consumption is reduced by eliminating unnecessary write backs to the destination register (82) following a MAC (multiply/accumulate) operation. A series of instructions provided to the data ALU (arithmetic/logic) (54) are monitored by a control circuit (89). When two or more consecutive instructions having identical destinations for a result are detected, the result is written to a pipeline register (78) instead of to the destination register (82) named in the consecutive instructions. Thus, only a short, lightly loaded bus to the pipeline register (78) is driven, instead of the longer heavily loaded bus to the destination register (82).

摘要翻译： 在数据算术逻辑单元（54）中，通过在MAC（乘法/累加）操作之后消除对目的地寄存器（82）的不必要的回写来降低功耗。 提供给数据ALU（算术/逻辑）（54）的一系列指令由控制电路（89）监视。 当检测到具有相同结果目的地的两个或多个连续指令时，将结果写入流水线寄存器（78）而不是连续指令中命名的目标寄存器（82）。 因此，只有短路，轻载到流水线寄存器（78）的总线被驱动，而不是较长的负载较重的总线到达目的地寄存器（82）。

公开(公告)号：US06366786B1

公开(公告)日：2002-04-02

申请号：US09263545

申请日：1999-03-08

申请人： Oded Norman ,  Moshe Refaeli ,  Boaz Perlman ,  Yoram Salant ,  Paul McAlinden

发明人： Oded Norman ,  Moshe Refaeli ,  Boaz Perlman ,  Yoram Salant ,  Paul McAlinden

IPC分类号： H04B7005

CPC分类号： H04B7/2681 ,  H04J3/0652 ,  H04J3/0655 ,  H04J3/0694 ,  H04W92/12

摘要： A mobile radio (10) with a synchronization apparatus (14) executes a method (60) for time synchronizing the radio (10) and a base station (12). Base station (12) and radio (10) have internal timers (26, 16). A control unit (18) in the radio (10) receives a signal (29) from the base station (12) and determines the difference F between timers (26, 16, 30) in the base (12) and mobile (10). The control unit (18) writes instructions I(i) and their execution times T(i) to a memory (42) within the radio (10). One of these instructions I(N) reloads the radio timing counter (30) with a corrected value C=f(F,B) at a predetermined time T(N)=B which avoids conflicts with other operations of the radio (10).

摘要翻译： 具有同步装置（14）的移动无线电（10）执行用于时间同步无线电（10）和基站（12）的方法（60）。 基站（12）和无线电（10）具有内部定时器（26,16）。 无线电设备（10）中的控制单元（18）从基站（12）接收信号（29），并确定基座（12）和移动台（10）中定时器（26,16,30）之间的差F， 。 控制单元（18）将指令I（i）及其执行时间T（i）写入无线电设备（10）内的存储器（42）。 这些指令I（N）在预定时间T（N）= B时以校正值C = f（F，B）重新加载无线电定时计数器（30），这避免了与无线电（10）的其他操作的冲突， 。

公开(公告)号：US6145070A

公开(公告)日：2000-11-07

申请号：US912243

申请日：1997-08-15

申请人： Dror Halahmi ,  Yoram Salant

发明人： Dror Halahmi ,  Yoram Salant

IPC分类号： G06F17/10 ,  G06F9/345 ,  G06F17/50 ,  G06F12/00

CPC分类号： G06F9/345

摘要： The invention relates to a digital signal processor in which two multiply accumulate operations are carried out in one machine cycle. Only one address generation unit is required for addressing two data words of both the X and Y memories, since in the main processing loop the least significant address bit is considered as "Don't care", so that an access operation to the memory results in two output data words at a time.

摘要翻译： 本发明涉及一种数字信号处理器，其中在一个机器周期中进行两次乘法累加操作。 为了寻址X和Y存储器两个数据字，只需要一个地址生成单元，因为在主处理循环中，最低有效地址位被认为是“无关位”，所以对存储器的访问操作结果 一次在两个输出数据字中。

公开(公告)号：US06657977B1

公开(公告)日：2003-12-02

申请号：US09276864

申请日：1999-03-26

申请人： Oded Norman ,  Moshe Refaeli ,  Yoram Salant ,  Jean M. Khawand

发明人： Oded Norman ,  Moshe Refaeli ,  Yoram Salant ,  Jean M. Khawand

IPC分类号： H04B7005

CPC分类号： H04J3/0685 ,  G06F1/14 ,  G06F9/3836 ,  H04J3/0694

摘要： A radio (10) with a burst event execution and time synchronization apparatus (16) executes instructions during and after performing time synchronization between a mobile unit and a base station. Both base station (12) and mobile radio (10) have internal timer units (26, 16). Mobile radio (10) timing unit (16) is reset during synchronization between the mobile radio (10) and the base station (12). The control unit (18) writes instructions I(i) including their execution times T(i) to a memory bank (42) within the mobile radio (10). Execution logic (32) within mobile radio (10) executes instruction operands O(i) when execution time T(i) is equal or smaller then a timing count signal received from the timer unit (16). When a time synchronization reset causes the radio (10) time count to jump past queued instructions they can be executed immediately in a burst or delayed until the next communication frame.

摘要翻译： 具有突发事件执行和时间同步装置（16）的无线电（10）在执行移动单元和基站之间的时间同步期间和之后执行指令。 基站（12）和移动无线电（10）都具有内部定时器单元（26,16）。 移动无线电（10）定时单元（16）在移动无线电（10）和基站（12）之间的同步期间被复位。 控制单元（18）将包括其执行时间T（i）的指令I（i）写入移动无线电设备（10）内的存储体（42）。 当执行时间T（i）等于或小于从定时器单元（16）接收的定时计数信号时，移动无线电（10）内的执行逻辑（32）执行指令操作数O（i）。 当时间同步复位导致无线电（10）的时间计数跳过排队的指令时，它们可以在突发中立即执行或延迟直到下一个通信帧。

公开(公告)号：US6076096A

公开(公告)日：2000-06-13

申请号：US006212

申请日：1998-01-13

申请人： Eyal Salomon ,  Yoram Salant ,  Oded Norman ,  Vladimir Koifman

发明人： Eyal Salomon ,  Yoram Salant ,  Oded Norman ,  Vladimir Koifman

IPC分类号： G06F7/68

CPC分类号： G06F7/68

摘要： A rate multiplier for rate multiplying a pulse train comprising: an accumulator, a multiplexer for selecting one of a first and a second number of different signs to feed to the accumulator, and a pulse train gate for providing or blocking the pulse train, wherein the multiplexer and the pulse train gate are controlled by the MSB output signal of the accumulator.

摘要翻译： 一种速率乘法器，用于速率乘以脉冲串，包括：累加器，用于选择第一和第二数量的不同符号之一以馈送到累加器的多路复用器，以及用于提供或阻塞脉冲串的脉冲串门，其中 多路复用器和脉冲串门由累加器的MSB输出信号控制。

公开(公告)号：US07120661B2

公开(公告)日：2006-10-10

申请号：US10447352

申请日：2003-05-29

申请人： Dror Halahmi ,  Yoram Salant

发明人： Dror Halahmi ,  Yoram Salant

IPC分类号： G06F7/499

CPC分类号： G06F7/49921 ,  G06F7/5443

摘要： An arrangement (200) and method for bit exactness support in dual-MAC architecture by detecting when underflow or overflow conditions will occur, and for operating the dual-MAC arrangement in single-MAC mode for at least one cycle upon such detection.This produces the advantages of providing dual-MAC execution with saturation capabilities, with only a small degradation in performance, while employing detection logic that is very small and simple compared to the logic required for a conventional full saturation dual-MAC architecture.

摘要翻译： 在双MAC架构中通过检测何时将发生下溢或溢出条件以及在这种检测时至少一个循环的单MAC模式下操作双MAC配置的布置（200）和方法。 这产生了具有饱和能力的双MAC执行的优点，仅具有小的性能劣化，同时采用与常规全饱和双MAC架构所需的逻辑相比非常小且简单的检测逻辑。

公开(公告)号：US06654871B1

公开(公告)日：2003-11-25

申请号：US09436891

申请日：1999-11-09

申请人： Fabrice Aidan ,  Yoram Salant ,  Mark Elnekave ,  Leonid Tsukerman

发明人： Fabrice Aidan ,  Yoram Salant ,  Mark Elnekave ,  Leonid Tsukerman

IPC分类号： G06F942

CPC分类号： G06F9/30163 ,  G06F7/78 ,  G06F9/4484

摘要： A method and a device for performing stack operations within a processing system. A first and second stack pointers point to a top of a stack and to a memory location following the top of the stack. A first stack pointer is used during pop operations and a second stack pointer is used during push operations. When a stack pointer is selected, it replaces the other stack pointer. The selected memory pointer is provided to a memory module in which a stack is implemented, and is also updated. When a pop operation is executed the updated stack pointer points to a memory location preceding a memory location pointed by the selected stack pointer and when a push operation is executed the updated stack pointer points to a memory address following that address.

摘要翻译： 一种用于在处理系统内执行堆栈操作的方法和装置。 第一个和第二个堆栈指针指向堆栈的顶部和堆栈顶部之后的存储器位置。 弹出操作期间使用第一个堆栈指针，并在推送操作期间使用第二个堆栈指针。 当选择堆栈指针时，它将替换另一个堆栈指针。 所选择的存储器指针被提供给其中实现堆栈的存储器模块，并且还被更新。 当执行弹出操作时，更新的堆栈指​​针指向由所选择的堆栈指针指向的存储器位置之前的存储器位置，并且当执行推送操作时，更新的堆栈指​​针指向该地址之后的存储器地址。