公开(公告)号：WO2005088644A1

公开(公告)日：2005-09-22

申请号：PCT/IB2005/050800

申请日：2005-03-03

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  U.S. PHILIPS CORPORATION ,  AZIMANE, Mohamed ,  MAJHI, Ananta

Inventor： AZIMANE, Mohamed ,  MAJHI, Ananta

IPC: G11C29/00

CPC classification number: G11C29/48 ,  G11C29/024 ,  G11C29/12015 ,  G11C29/50 ,  G11C29/50012 ,  G11C29/56012

Abstract: The present invention relates to a test system (100) interposed between a clock monitor (152) and an internal memory block (125) of a self-timed memory. In an example embodiment, the test system (100) receives an internal clock signal (104) from the clock monitor (152), an external clock signal (CL) and a control signal (CS). A multiplexer (110) of the test system provides in dependence upon the control signal (CS) the internal clock signal (104) to the internal memory block (125) during a normal mode of operation of the self-timed memory and the external clock signal (CL) to the internal memory block (125) during a test mode (108) of the self-timed memory. The test system (100) enables control of the clock cycle of the internal memory block (125) by directly applying the external clock signal (CL) during test mode. Thus, the internal memory block is stressed properly enabling the detection of small delay faults.

Abstract translation: 本发明涉及一种插入在自定时存储器的时钟监视器（152）和内部存储块（125）之间的测试系统（100）。 在示例性实施例中，测试系统（100）从时钟监视器（152），外部时钟信号（CL）和控制信号（CS）接收内部时钟信号（104）。 在自定时存储器和外部时钟的正常操作模式期间，测试系统的多路复用器（110）根据控制信号（CS）提供内部存储器块（125）的内部时钟信号（104） 在自定时存储器的测试模式（108）期间向内部存储器块（125）发送信号（CL）。 测试系统（100）通过在测试模式期间直接施加外部时钟信号（CL）来实现内部存储器块（125）的时钟周期的控制。 因此，内部存储器块被适当地压缩，能够检测到小的延迟故障。

公开(公告)号：WO2004082143A3

公开(公告)日：2005-04-28

申请号：PCT/US2004007499

申请日：2004-03-12

Applicant: MICRON TECHNOLOGY INC ,  CHOI JOO S

Inventor： CHOI JOO S

IPC: G11C7/10 ,  G11C7/22 ,  G11C11/4076 ,  G11C8/00

CPC classification number: G11C29/028 ,  G11C7/1066 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C11/4076 ,  G11C29/50012

Abstract: An apparatus (Fig.2) and method for generating a plurality of synchronizing signals for synchronizing operation of the device in which the apparatus is located, such as in semiconductor memory devices. The apparatus can generate a plurality of synchronizing signals (CLKSYNC) based on a corresponding plurality of input clock signals (CLK ) and select one of the synchronizing signals to be provided as the synchronizing clock signal (CLK DEL). Alternatively, the apparatus can generate a plurality of internal clock signals (CLK1, CLK2). based on an input clock signal (CLK), and generate a corresponding plurality of synchronizing signals from the plurality of internal clock signals. One of the synchronizing signals is selected by the apparatus as the synchronizing clock signal. Alternatively, the apparatus can receive a clock signal, generate a synchronized clock signal therefrom, and generate a synchronizing pulse in response to number of periods of the synchronized clock signal, the number based on a selection signal provided to the apparatus.

Abstract translation: 一种用于产生多个同步信号的设备（图2）和方法，用于使设备所位于的设备的操作同步，诸如在半导体存储器件中。 该装置可以基于相应的多个输入时钟信号（CLK）产生多个同步信号（CLKSYNC），并选择要提供的同步信号之一作为同步时钟信号（CLK DEL）。 或者，该装置可以产生多个内部时钟信号（CLK1，CLK2）。 基于输入时钟信号（CLK），并且从多个内部时钟信号产生相应的多个同步信号。 其中一个同步信号由装置选择为同步时钟信号。 或者，该装置可以接收时钟信号，从其产生同步的时钟信号，并且响应于同步时钟信号的周期数，产生基于提供给该装置的选择信号的数量的同步脉冲。

公开(公告)号：WO2004003764A1

公开(公告)日：2004-01-08

申请号：PCT/US2003/016311

申请日：2003-05-22

Applicant: INTEL CORPORATION

Inventor： SALMON, Joseph ,  TO, Hing

IPC: G06F13/42

CPC classification number: G11C29/50 ,  G06F13/4243 ,  G11C29/028 ,  G11C29/50012

Abstract: A first device delivers a clock offset message to a second device. The second device offsets its data transmission according to the clock offset message. A test pattern is transmitted from the second device to the first device. The first device then checks the received test pattern to determine whether the transmission was successful. The first device can then deliver an additional clock offset message to the second device to instruct the second device to offset its data transmission by a different value than was used previously. The second device again transmits the test pattern and the first device again checks the received pattern. By trying a number of clock offset values and determining which values result in successful transmissions of data, the first device can determine the optimal clock offset value and instruct the second device to use this value for all transmissions.

Abstract translation: 第一设备向第二设备递送时钟偏移消息。 第二个设备根据时钟偏移消息来抵消其数据传输。 测试模式从第二设备发送到第一设备。 然后，第一个设备检查接收的测试模式，以确定传输是否成功。 然后，第一设备可以向第二设备传送额外的时钟偏移消息，以指示第二设备将其数据传输偏移与先前使用的不同的值。 第二设备再次发送测试模式，并且第一设备再次检查接收到的模式。 通过尝试多个时钟偏移值并确定哪些值导致数据的成功传输，第一设备可以确定最佳时钟偏移值，并且指示第二设备将该值用于所有传输。

公开(公告)号：WO2003021604A2

公开(公告)日：2003-03-13

申请号：PCT/DE2002/003058

申请日：2002-08-21

Applicant: INFINEON TECHNOLOGIES AG ,  CORDES, Eric ,  EGGERS, Georg, Erhard ,  LUEPKE, Jens ,  STOCKEN, Christian

Inventor： CORDES, Eric ,  EGGERS, Georg, Erhard ,  LUEPKE, Jens ,  STOCKEN, Christian

IPC: G11C29/00

CPC classification number: G11C29/50012 ,  G11C7/1051 ,  G11C7/1087 ,  G11C11/401 ,  G11C29/50

Abstract: Verfahren und Vorrichtung zum Prüfen von Halbleiterspeichereinrichtungen. Die Erfindung betrifft ein Prüfverfahren für Halbleiterspeichereinrichtungen (P), die einen bidirektionalen Datenstrobe-Anschluss für ein Datenstrobe-Signal (DQS) aufweisen, an einer Prüfapparatur (PA), wobei die Prüfung des Datenstrobe-Signals durch einen Datentransfer zwischen der zu prüfenden Halbleiterspeichereinrichtung (P) und einer zweiten Halbleiterspeichereinrichtung gleichen Typs (R) erfolgt, sowie eine dafür geeignete Vorrichtung.

Abstract translation: 用于预热半导体存储器件的方法和设备。 本发明涉及一种镨导航用途fverfahren˚F导航用途ř半导体存储器设备（P），包括用于导航使用的双向数据选通信终端具有R数据选通信号（DQS），上形成PR导航用途fapparatur（PA），其特征在于，所述数据选通的镨导航使用蒸发 通过在待测试的半导体存储器件（P）和相同类型的第二半导体存储器件（R）之间的数据传输来执行信号，以及适合于它的器件。

公开(公告)号：WO98036418A1

公开(公告)日：1998-08-20

申请号：PCT/DE1998/000290

申请日：1998-02-02

IPC: G11C11/413 ,  G11C5/14 ,  G11C11/401 ,  G11C11/4074 ,  G11C29/50 ,  G11C29/56 ,  G11C11/407 ,  G11C29/00

CPC classification number: G11C29/028 ,  G11C5/145 ,  G11C11/401 ,  G11C11/4074 ,  G11C29/50 ,  G11C29/50012 ,  G11C2029/5004

Abstract: The access times of semiconductor memories are subject to production-dependent fluctuations, even with identical technological parameters. These fluctuations lead to a certain amount of slow memory chips. By boosting the internal distribution voltage of the slower semiconductor memory by an amount dependent in each case on the semiconductor memory in question, the access time is reduced. The method is applied in semiconductor memories, in particular dynamic semiconductor memories.

Abstract translation: 由于制造的原因，都受到半导体存储器波动的存取时间，导致一定量的低速存储芯片，并在同一工艺参数。 的访问时间是通过取决于相应的半导体存储器量的量增加越慢半导体存储器的内部电源电压缩短。 该方法是在半导体存储器中使用，特别是在动态半导体存储器。

公开(公告)号：WO2017146692A1

公开(公告)日：2017-08-31

申请号：PCT/US2016/019257

申请日：2016-02-24

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： BUCHANAN, Brent ,  ZHENG, Le ,  STRACHAN, John Paul

IPC: G11C11/16 ,  G11C13/00

CPC classification number: G11C11/2297 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1673 ,  G11C13/0007 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0028 ,  G11C13/0038 ,  G11C13/004 ,  G11C29/50012 ,  G11C2013/0045 ,  G11C2013/0073 ,  G11C2213/79

Abstract: In one example in accordance with the present disclosure a control circuit is described. The control circuit includes a source following component to receive an input voltage and output a switching voltage. The circuit also includes an input leg of a current mirror coupled to the source following component. The input leg of the current mirror replicates the switching voltage to an output leg of the current mirror of a memristive bit cell. The circuit also includes a number of current control components. At least one of the current control components enforces a constant current through the source following component and other current control components maintain the input leg of the current mirror and the output leg of the current mirror at the same current.

Abstract translation: 在根据本公开的一个示例中，描述了控制电路。 控制电路包括源跟随组件以接收输入电压并输出开关电压。 该电路还包括耦合到源极跟随组件的电流镜的输入支路。 电流镜的输入支路将切换电压复制到忆阻位单元的电流镜的输出支路。 该电路还包括许多电流控制组件。 至少有一个电流控制元件通过源跟随元件强制恒定电流，其他电流控制元件将电流镜的输入支路和电流镜的输出支路保持在相同电流。

公开(公告)号：WO2017127104A1

公开(公告)日：2017-07-27

申请号：PCT/US2016/014479

申请日：2016-01-22

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： VOLOS, Haris ,  MAGALHAES, Guilherme De Campos ,  CHERKASOVA, Ludmila

IPC: G11C16/32 ,  G11C7/22

CPC classification number: G06F13/4234 ,  G11C7/22 ,  G11C11/40 ,  G11C11/41 ,  G11C29/02 ,  G11C29/023 ,  G11C29/50012 ,  G11C2207/2272

Abstract: Techniques for injecting a delay to simulate latency are provided. In one aspect, it may be determined that a current epoch should end. A delay may be injected. The delay may simulate the latency of non-volatile memory access during the current epoch. The current epoch may then end. A new epoch may then begin.

Abstract translation:

提供了注入延迟以模拟延迟的技术。 在一个方面，可以确定当前时期应该结束。 延迟可能被注入。 延迟可以模拟当前历元期间非易失性存储器访问的延迟。 当前时代可能会结束。 一个新的时代可能会开始。

公开(公告)号：WO2017100078A1

公开(公告)日：2017-06-15

申请号：PCT/US2016/064484

申请日：2016-12-01

Applicant: RAMBUS INC.

Inventor： WARE, Frederick, A. ,  LINSTADT, John, Eric ,  WERNER, Carl, W.

IPC: H04L12/931 ,  G06F1/32

CPC classification number: G06F1/12 ,  G11C7/04 ,  G11C7/222 ,  G11C29/022 ,  G11C29/023 ,  G11C29/50012 ,  G11C2207/2254 ,  H03K5/15

Abstract: In a chip-to-chip signaling system includes at least one signaling link coupled between first and second ICs, the first IC has an interface coupled to the signaling link and timed by a first interface timing signal. The second IC has an interface coupled to the signaling link and timed by a second interface timing signal that is mesochronous with respect to the first interface timing signal. The second IC further has phase adjustment circuitry that adjusts a phase of the second interface timing signal using a digital counter implemented with Josephson-junction circuit elements.

Abstract translation: 在芯片到芯片信令系统包括耦合在第一和第二IC之间的至少一个信令链路的情况下，第一IC具有耦合到信令链路并且由第一接口时序信号定时的接口。 第二IC具有耦合到信令链路的接口，并且通过相对于第一接口定时信号是中间的第二接口定时信号定时。 第二IC还具有相位调整电路，其使用用约瑟夫逊结电路元件实现的数字计数器来调整第二接口定时信号的相位。

公开(公告)号：WO2015026489A1

公开(公告)日：2015-02-26

申请号：PCT/US2014/048476

申请日：2014-07-28

Applicant: SANDISK TECHNOLOGIES INC.

Inventor： YADAV, Preeti ,  SARANA, Barys ,  BHALERAO, Abhijeet ,  FERNANDEZ, Frederick Cayabyab ,  JOSHI, Namita Vishwas

IPC: G11C16/10 ,  G11C29/50 ,  G11C11/56 ,  G06F13/42

CPC classification number: G06F12/0246 ,  G06F13/4234 ,  G11C11/5628 ,  G11C16/102 ,  G11C29/50012

Abstract: A nonvolatile memory die is tested to determine certain parameters such as read time, which are then recorded in the nonvolatile memory die. After the die is incorporated into a memory system, and firmware is downloaded, the nonvolatile memory system uses the recorded parameters to determine how to configure the memory system for operation within specified limits, such as determining how much delay to apply to read operations.

Abstract translation: 测试非易失性存储器管芯以确定诸如读取时间的某些参数，然后将其记录在非易失性存储器管芯中。 在将芯片并入存储器系统中并且下载固件之后，非易失性存储器系统使用所记录的参数来确定如何将存储器系统配置为在指定限制内​​操作，诸如确定应用于读取操作的延迟。

公开(公告)号：WO2015012838A1

公开(公告)日：2015-01-29

申请号：PCT/US2013/052031

申请日：2013-07-25

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： LESARTRE, Gregg B ,  WHEELER, Andrew R ,  TILLEMA, John E ,  WADE, Alan J

IPC: G06F13/14 ,  G06F13/16 ,  G06F11/00

CPC classification number: G06F11/1068 ,  G06F3/0619 ,  G06F3/064 ,  G06F3/0679 ,  G06F11/073 ,  G06F11/0757 ,  G06F13/16 ,  G06F13/1689 ,  G11C5/04 ,  G11C7/10 ,  G11C7/1063 ,  G11C29/022 ,  G11C29/50012 ,  G11C29/52 ,  G11C2029/0409

Abstract: Example embodiments relate to response control for memory modules that include or interface with non-compliant memory technologies. A memory module may include an interface to a memory bus that complies with a data transfer standard, wherein the memory bus communicates with a memory controller, and an interface to a non-compliant memory technology that does not comply with the data transfer standard. The memory module may include a command monitoring circuit to determine whether a command from the memory controller has been or will be completed by the non-compliant memory circuit within a defined amount of time within which a command should be completed according to the data transfer standard. The memory module may include an error causing circuit that signals to the memory controller or an operating system when the command has not or will not complete within the defined amount of time.

Abstract translation: 示例实施例涉及包含或不符合非兼容存储器技术的存储器模块的响应控制。 存储器模块可以包括符合数据传输标准的存储器总线的接口，其中存储器总线与存储器控制器通信，以及与不符合数据传输标准的非兼容存储器技术的接口。 存储器模块可以包括命令监视电路，用于根据数据传输标准确定在指定的时间量内是否已经或将要由非兼容存储器电路完成指令 。 存储器模块可以包括错误引起电路，当命令​​在定义的时间量内没有或将不会完成时，该信号向存储器控制器或操作系统发信号。