公开(公告)号：WO2011047244A2

公开(公告)日：2011-04-21

申请号：PCT/US2010/052816

申请日：2010-10-15

Applicant: NATIONAL SEMICONDUCTOR CORPORATION ,  OWENS, Alexander, H.

Inventor： OWENS, Alexander, H.

IPC: H01L27/092 ,  H01L21/8238 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L21/84 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/045 ,  H01L29/1054

Abstract: A semiconductor apparatus includes a first substrate (102, 202) and a second substrate (106, 206) located over a first portion of the first substrate and separated from the first substrate by a buried layer (104, 204). The semiconductor apparatus also includes an epitaxial layer (108, 220) located over a second portion of the first substrate and isolated from the second substrate. The semiconductor apparatus further includes a first transistor (116) formed at least partially in the second substrate and a second transistor (128) formed at least partially in or over the epitaxial layer. The second substrate and the epitaxial layer have bulk properties with different electron and hole mobilities. At least one of the transistors is configured to receive one or more signals of at least about 5V. The first substrate could have a first crystalline orientation, and the second substrate could have a second crystalline orientation.

Abstract translation: 半导体装置包括位于第一基板的第一部分上方的第一基板（102,202）和第二基板（106,206），并且通过埋层（104,204）与第一基板分离。 半导体装置还包括位于第一衬底的第二部分上并与第二衬底隔离的外延层（108,220）。 半导体装置还包括至少部分地形成在第二衬底中的第一晶体管（116）和至少部分地形成在外延层中或上面的第二晶体管（128）。 第二衬底和外延层具有不同电子和空穴迁移率的体特性。 至少一个晶体管被配置为接收至少约5V的一个或多个信号。 第一基底可以具有第一结晶取向，并且第二基底可以具有第二晶体取向。

公开(公告)号：WO2009147559A1

公开(公告)日：2009-12-10

申请号：PCT/IB2009/052108

申请日：2009-05-20

Applicant: NXP B.V. ,  SAARNILEHTO, Eero ,  SONSKY, Jan

Inventor： SAARNILEHTO, Eero ,  SONSKY, Jan

IPC: H01L21/74 ,  H01L21/762

CPC classification number: H01L21/74 ,  H01L21/3247 ,  H01L21/76264 ,  H01L21/76283

Abstract: The present invention discloses a method of forming a local buried layer (32) in a silicon substrate (10), comprising forming a plurality of trenches (12, 22) in the substrate, including a first trench (22) having a width preventing sealing of the first trench in a silicon migration anneal step and at least one further trench (12) connected to the first trench; exposing the substrate (10) to said anneal step, thereby converting the at least one further trench (12) by means of silicon migration into at least one tunnel (16) accessible via the first trench (22); and forming the local buried layer (32) by filling the at least one tunnel (16) with a material (26, 28, 46) via the first trench (22). Preferably, the method is used to form a semiconductor device having a local buried layer (32) comprising a doped epitaxial silicon plug (26), said plug and the first trench (22) being filled with a material (28) having a higher conductivity than the doped epitaxial silicon (26).

Abstract translation: 本发明公开了一种在硅衬底（10）中形成局部掩埋层（32）的方法，包括在衬底中形成多个沟槽（12,22），其包括具有宽度防止密封的第一沟槽（22） 的硅迁移退火步骤中的第一沟槽和连接到第一沟槽的至少一个另外的沟槽（12）; 将所述衬底（10）暴露于所述退火步骤，由此通过硅迁移将所述至少一个另外的沟槽（12）转换成可经由所述第一沟槽（22）访问的至少一个隧道（16）。 以及通过经由所述第一沟槽（22）用材料（26,28,46）填充所述至少一个隧道（16）来形成所述局部埋层（32）。 优选地，该方法用于形成具有包括掺杂的外延硅插头（26）的局部掩埋层（32）的半导体器件，所述插头和第一沟槽（22）填充有具有较高导电性的材料（28） 比掺杂的外延硅（26）。

公开(公告)号：WO2008109221A1

公开(公告)日：2008-09-12

申请号：PCT/US2008/053133

申请日：2008-02-06

Applicant: FREESCALE SEMICONDUCTOR INC. ,  HALL, Mark D. ,  ABELN, Glenn C. ,  GRANT, John M.

Inventor： HALL, Mark D. ,  ABELN, Glenn C. ,  GRANT, John M.

IPC: H01L21/76

CPC classification number: H01L21/823481 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/11 ,  H01L27/1104 ,  H01L29/66757 ,  H01L29/78621

Abstract: A semiconductor device (10) is formed on a semiconductor layer (16). A gate dielectric layer (18) is formed over the semiconductor layer. A layer of gate material (20) is formed over the gate dielectric layer. The layer of gate material is patterned to form a gate structure (20). Using the gate structure as a mask, an implant (24) into the semiconductor layer is performed. To form a first patterned gate structure (20) and a trench (42) in the semiconductor layer (16) surrounding a first portion (28) and a second portion (30) of the semiconductor layer and the gate, an etch through the gate structure (20) and the semiconductor layer (16) is performed. The trench (42) is filled with insulating material (46).

Abstract translation: 半导体器件（10）形成在半导体层（16）上。 栅电介质层（18）形成在半导体层上。 栅极材料层（20）形成在栅极介质层上。 图案化栅极材料层以形成栅极结构（20）。 使用栅极结构作为掩模，进行到半导体层中的注入（24）。 为了在半导体层（16）中形成围绕半导体层和栅极的第一部分（28）和第二部分（30）的第一图案化栅极结构（20）和沟槽（42），通过栅极 结构（20）和半导体层（16）。 沟槽（42）填充有绝缘材料（46）。

公开(公告)号：WO2008027143A2

公开(公告)日：2008-03-06

申请号：PCT/US2007/016947

申请日：2007-07-27

Applicant: MICRON TECHNOLOGY, INC.

Inventor： TAYLOR, Ted ,  YANG, Xiawan

IPC: H01L21/762

CPC classification number: H01L21/76283

Abstract: Embodiments disclosed herein include methods in which a pair of openings are formed into semiconductor material, with the openings being spaced from one another by a segment of the semiconductor material. Liners are formed along sidewalls of the openings, and then semiconductor material is isotropically etched from bottoms of the openings to merge the openings and thereby completely undercut the segment of semiconductor material. Embodiments disclosed herein may be utilized in forming SOI constructions, and in forming field effect transistors having transistor gates entirely surrounding channel regions. Embodiments disclosed herein also include semiconductor constructions having transistor gates surrounding channel regions, as well as constructions in which insulative material entirely separates an upper semiconductor material from a lower semiconductor material.

Abstract translation: 本文公开的实施例包括其中一对开口形成为半导体材料的方法，其中开口通过半导体材料的部分彼此间隔开。 衬套沿着开口的侧壁形成，然后半导体材料从开口的底部被各向同性地蚀刻以合并开口，从而完全地切割半导体材料段。 本文公开的实施例可以用于形成SOI结构，并且在形成具有完全围绕通道区域的晶体管栅极的场效应晶体管中。 本文公开的实施例还包括具有围绕通道区域的晶体管栅极的半导体结构以及其中绝缘材料将上半导体材料与下半导体材料完全分离的结构。

公开(公告)号：WO2007137729A2

公开(公告)日：2007-12-06

申请号：PCT/EP2007/004506

申请日：2007-05-22

Applicant: ATMEL GERMANY GMBH ,  BERNTGEN, Jürgen ,  DIETZ, Frank ,  GRAF, Michael ,  SCHWANTES, Stefan

Inventor： BERNTGEN, Jürgen ,  DIETZ, Frank ,  GRAF, Michael ,  SCHWANTES, Stefan

CPC classification number: H01L27/1203 ,  H01L21/76283 ,  H01L27/0922

Abstract: Halbleiteranordnung für einen integrierten Schaltkreis - mit einem ersten Bereich (10) in dem eine Anzahl von Bauelementen ausgebildet ist, mit einem zweiten Bereich (60), - mit einer vergrabenen Isolatorschicht (50, SOI) zur vertikalen Isolation des ersten Bereichs (10), - mit einer Isolationsstruktur (1 ), die zwischen dem ersten Bereich (10) und dem zweiten Bereich (60) zur lateralen Isolation des ersten Bereichs (10) vom zweiten Bereich (60) ausgebildet ist, bei der - die Isolationsstruktur (1 ) eine Grabenstruktur (20, 21, 22, 23, 29) mit einem Dielektrikum und eine Leiterstruktur (30, 31, 32, 33, 39) mit einem Halbleitermaterial aufweist, - die Grabenstruktur (20, 21, 22, 23, 29) an die vergrabene Isolatorschicht (50, SOI) grenzt, und - die Leiterstruktur (30, 31, 32, 33, 39) zur leitenden Verbindung des ersten Bereichs (10) mit dem zweiten Bereich (60) ausgebildet ist.

Abstract translation: 用于集成电路的半导体器件 - 与在其上形成多个组件，具有第二区域（60）的第一区域（10）， - 具有掩埋绝缘体层（50，SOI）到所述第一区域的垂直绝缘（10）， - 与被所述第一区域（10）和用于从所述第二区域（60），第一区域（10）的侧面隔热的第二区域（60）之间形成的绝缘结构（1），其中 - 所述隔离结构（1） 坟结构（20，21，22，23，29）与电介质和导体图案（30，31，32，33，39），其具有半导体材料， - 坟墓结构（20，21，22，23，29）连接到 掩埋绝缘体层（50，SOI）是相邻的，以及 - 所述导体结构（30，31，32，33，39）被设计为与所述第二区域（60）的第一区域（10）的导电连接。

公开(公告)号：WO2007029178A3

公开(公告)日：2007-06-07

申请号：PCT/IB2006053118

申请日：2006-09-05

Applicant: NXP BV ,  SONSKY JAN

Inventor： SONSKY JAN

IPC: H01L21/762

CPC classification number: H01L29/0649 ,  H01L21/762 ,  H01L21/76224 ,  H01L21/76264 ,  H01L21/76283 ,  H01L27/1207 ,  H01L29/267

Abstract: A method of manufacturing a semiconductor device includes forming trench isolation structures, exposing some of the trench isolation structures 28 to leave others 30 masked, and then selectively etching a buried layer to form a cavity 32 under an active device region 34. The active device region 34 is supported by support regions in the exposed trenches 28. The buried layer may be a SiGe layer on a Si substrate.

Abstract translation: 制造半导体器件的方法包括形成沟槽隔离结构，暴露一些沟槽隔离结构28以使另外30个被掩蔽，然后选择性地蚀刻掩埋层，以在有源器件区域34下方形成空腔32.有源器件区域 34由暴露的沟槽28中的支撑区域支撑。掩埋层可以是Si衬底上的SiGe层。

公开(公告)号：WO2006050051A3

公开(公告)日：2007-04-26

申请号：PCT/US2005038847

申请日：2005-10-25

Applicant: FREESCALE SEMICONDUCTOR INC ,  CHEN JIAN ,  TURNER MICHAEL D ,  VASEK JAMES E

Inventor： CHEN JIAN ,  TURNER MICHAEL D ,  VASEK JAMES E

IPC: H01L21/336 ,  H01L21/76

CPC classification number: H01L21/76283 ,  H01L21/0274 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/045 ,  H01L29/7842

Abstract: A method for forming a portion of a semiconductor device structure (30) comprises providing a semiconductor-on-insulator substrate having a semiconductor active layer (34), an insulation layer (32), and a semiconductor substrate. A first isolation trench (40) is formed within the semiconductor active layer and a stressor material (42) is deposited on a bottom of the first trench, wherein the stressor material includes a dual-use film. A second isolation trench (44) is formed within the semiconductor active layer, wherein the second isolation trench is absent of the stressor material on a bottom of the second trench. The presence and absence of stressor material in the first and second isolation trenches, respectively, provides differential stress: (i) on one or more of N-type or P-type devices of the semiconductor device structure, (ii) for one or more of width direction or channel direction orientations, and (iii) to customize stress benefits of one or more of a or semiconductor-on-insulator substrate.

Abstract translation: 一种用于形成半导体器件结构（30）的一部分的方法包括提供具有半导体有源层（34），绝缘层（32）和半导体衬底的绝缘体上半导体衬底。 第一隔离沟槽（40）形成在半导体有源层内，并且应力源材料（42）沉积在第一沟槽的底部上，其中应力源材料包括两用膜。 第二隔离沟槽（44）形成在半导体有源层内，其中第二隔离沟槽不存在第二沟槽底部上的应力源材料。 在第一和第二隔离沟槽中分别存在和不存在应力材料提供差分应力：（i）在半导体器件结构的一个或多个N型或P型器件中，（ii）对于一个或多个 的宽度方向或沟道方向取向，以及（iii）定制绝缘体上半导体衬底中的一个或多个的应力益处。

公开(公告)号：WO2007029178A2

公开(公告)日：2007-03-15

申请号：PCT/IB2006/053118

申请日：2006-09-05

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  SONSKY, Jan

Inventor： SONSKY, Jan

IPC: H01L21/762

CPC classification number: H01L29/0649 ,  H01L21/762 ,  H01L21/76224 ,  H01L21/76264 ,  H01L21/76283 ,  H01L27/1207 ,  H01L29/267

Abstract: A method of manufacturing a semiconductor device includes forming trench isolation structures, exposing some of the trench isolation structures 28 to leave others 30 masked, and then selectively etching a buried layer to form a cavity 32 under an active device region 34. The active device region 34 is supported by support regions in the exposed trenches 28. The buried layer may be a SiGe layer on a Si substrate.

Abstract translation: 一种制造半导体器件的方法包括形成沟槽隔离结构，暴露一些沟槽隔离结构28以使其他30被掩蔽，然后选择性地刻蚀掩埋层以在活性物质下形成空腔32 器件区域34.有源器件区域34由暴露的沟槽28中的支撑区域支撑。掩埋层可以是Si衬底上的SiGe层。

公开(公告)号：WO2007016446A2

公开(公告)日：2007-02-08

申请号：PCT/US2006029656

申请日：2006-07-31

Applicant: TEXAS INSTRUMENTS INC ,  MARSHALL ANDREW

Inventor： MARSHALL ANDREW

IPC: H01L21/84

CPC classification number: H01L29/66772 ,  H01L21/76283 ,  H01L21/84 ,  H01L29/78648 ,  H01L29/78654

Abstract: The invention provides, in one aspect, a microelectronics device (100) that includes a silicon on insulator (SOI) region (110) located over a microelectronics substrate (115). The SOI region comprises a first dielectric layer (120) located over the microelectronics substrate, a biasing layer (125) located over the first dielectric layer, and a second dielectric layer (130) located over the biasing layer. An active region (135) is located over the SOI region. Contact plugs (140) extend through the active region and within the SOI region. The invention also includes a method for making the microelectronics device.

Abstract translation: 一方面，本发明提供了一种包括位于微电子衬底（115）上方的绝缘体上硅（SOI）区域（110）的微电子器件（100）。 SOI区域包括位于微电子衬底之上的第一电介质层（120），位于第一电介质层之上的偏置层（125）以及位于偏置层之上的第二电介质层（130）。 有源区域（135）位于SOI区域之上。 接触塞（140）延伸穿过有源区并且在SOI区内。 本发明还包括用于制造微电子器件的方法。

公开(公告)号：WO2005045901A8

公开(公告)日：2006-02-02

申请号：PCT/US2004037049

申请日：2004-11-05

Applicant: IBM ,  STEEGEN AN L ,  YANG HAINING S ,  ZHANG YING

Inventor： STEEGEN AN L ,  YANG HAINING S ,  ZHANG YING

IPC: H01L21/20 ,  H01L21/265 ,  H01L21/336 ,  H01L21/762 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/78 ,  H01L

CPC classification number: H01L29/7833 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/02658 ,  H01L21/26506 ,  H01L21/76224 ,  H01L21/76232 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/1054 ,  H01L29/665 ,  H01L29/66575 ,  H01L29/78 ,  H01L29/7842 ,  H01L29/7846 ,  H01L29/7849

Abstract: A method for manufacturing a device including an n-type device and a p-type device. In an aspect of the invention, the method involves doping a portion of a semiconductor substrate and forming a gap in the semiconductor substrate by removing at least a portion of the doped portion of the semiconductor substrate. The method further involves growing a strain layer in at least a portion of the gap in the semiconductor substrate. For the n-type device, the strain layer is grown on at least a portion which is substantially directly under a channel of the n-type device. For the p-type device, the strain layer is grown on at least a portion which is substantially directly under a source region or drain region of the p-type device and not substantially under a channel of the p-type device.

Abstract translation: 一种制造包括n型器件和p型器件的器件的方法。 在本发明的一个方面，该方法包括通过去除半导体衬底的掺杂部分的至少一部分来掺杂半导体衬底的一部分并在半导体衬底中形成间隙。 该方法还包括在半导体衬底中的间隙的至少一部分中生长应变层。 对于n型器件，应变层在基本上直接位于n型器件的沟道下方的至少一部分上生长。 对于p型器件，应变层生长在基本上直接位于p型器件的源极区域或漏极区域的部分上，并且基本上不在p型器件的沟道下生长。