公开(公告)号：WO2016086484A1

公开(公告)日：2016-06-09

申请号：PCT/CN2014/095567

申请日：2014-12-30

Applicant: 深圳市华星光电技术有限公司

Inventor： 李松杉 ,  张晓星

IPC: H01L21/336 ,  H01L21/324 ,  H01L29/06 ,  H01L29/786 ,  H01L29/08 ,  H01L21/268

CPC classification number: H01L29/66757 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02592 ,  H01L21/0262 ,  H01L21/02675 ,  H01L21/268 ,  H01L21/324 ,  H01L29/06 ,  H01L29/08 ,  H01L29/66492 ,  H01L29/7833 ,  H01L29/786 ,  H01L29/78627 ,  H01L29/78675

Abstract: 本发明实施例提供一种低温多晶硅薄膜晶体管及其制造方法，包括：在基材层上采用包括硅烷、磷化氢和氢气的材料沉积形成一N+Si掺杂层，并形成相对的第一掺杂层和第二掺杂层；在N+Si掺杂层上沉积一a-Si非晶硅层，对a-Si非晶硅层进行镭射退火、图形蚀刻处理，在第一掺杂层和第二掺杂层之间形成a-Si非晶硅层，且在第一掺杂层和a-Si非晶硅层之间形成第一轻掺杂漏极端、第一掺杂层和a-Si非晶硅层之间分别形成第二轻掺杂漏极端，以及在第一掺杂层和第一轻掺杂漏极端上形成第一磷材料结构、在第二掺杂层和第二轻掺杂漏极端上形成第二磷材料结构。本发明通过镭射退火的高温作用，利用N+Si掺杂层形成轻掺杂漏极端和磷材料结构，减少光罩的使用次数，简化制作工艺流程。

公开(公告)号：WO2015138176A1

公开(公告)日：2015-09-17

申请号：PCT/US2015/018262

申请日：2015-03-02

Applicant: APPLIED MATERIALS, INC.

Inventor： BRAND, Adam ,  YOSHIDA, Naomi ,  GANGULI, Seshadri ,  THOMPSON, David

IPC: H01L21/205

CPC classification number: H01L21/823842 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/66606 ,  H01L29/66795 ,  H01L29/7833 ,  H01L29/785 ,  H01L29/78696

Abstract: Methods for forming a multi-threshold voltage device on a substrate are provided herein. In some embodiments, the method of forming a multi-threshold voltage device may include (a) providing a substrate having a first layer disposed thereon, wherein the substrate comprises a first feature and a second feature disposed within the first layer; (b) depositing a blocking layer atop the substrate; (c) selectively removing a portion of the blocking layer from atop the substrate to expose the first feature; (d) selectively depositing a first work function layer atop the first feature; (e) removing a remainder of the blocking layer to expose the second feature; and (f) depositing a second work function layer atop the atop the first work function layer and the second feature.

Abstract translation: 本文提供了在基板上形成多阈值电压装置的方法。 在一些实施例中，形成多阈值电压装置的方法可以包括（a）提供其上设置有第一层的衬底，其中衬底包括设置在第一层内的第一特征和第二特征; （b）在衬底顶上沉积阻挡层; （c）从所述衬底顶部选择性地去除所述阻挡层的一部分以暴露所述第一特征; （d）在所述第一特征顶部选择性地沉积第一功函数层; （e）去除所述阻挡层的剩余部分以暴露所述第二特征; 以及（f）在第一功能层和第二特征顶部之上沉积第二功函数层。

公开(公告)号：WO2015054927A1

公开(公告)日：2015-04-23

申请号：PCT/CN2013/085622

申请日：2013-10-22

Applicant: 中国科学院微电子研究所

Inventor： 李睿 ,  尹海洲 ,  刘云飞

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L29/66545 ,  H01L29/7833

Abstract: 本发明提供了一种 MOSFET制造方法，包括：a.提供衬底、源漏区、伪栅叠层、层间介质层和侧墙；b.去除伪栅叠层形成伪栅空位，并在伪栅空位中的衬底上形成氧化层；c.在所述半导体结构漏端一侧覆盖光刻胶，露出伪栅空位中靠近源端的氧化层；d.对未被光刻胶覆盖的衬底及氧化层进行各向异性刻蚀，形成空位；e.去除光刻胶，在所述空位中淀积跃迁阻挡层，直至所述跃迁阻挡层与氧化层平齐；f.对所述半导体结构进行刻蚀，去除氧化层以露出沟道表面；g.在所述伪栅空位中淀积栅极叠层。根据本发明提供的方法，有效抑制了热载流子效应优化了器件性能。

公开(公告)号：WO2015051562A1

公开(公告)日：2015-04-16

申请号：PCT/CN2013/085650

申请日：2013-10-22

Applicant: 中国科学院微电子研究所

Inventor： 尹海洲 ,  李睿

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66545 ,  H01L21/02164 ,  H01L29/0847 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66553 ,  H01L29/6656 ,  H01L29/7833

Abstract: 本发明提供一种 MOSFET及其制造方法，其中所述方法包括：a.提供衬底（100）、伪栅空位、第一侧墙（150）、源漏扩展区（205）、源漏区（200）和层间介质层（300）；b.在所述伪栅空位中的衬底上形成二氧化硅层（160）； c.在所述半导体材料上淀积栅极介质层(400)；d.在所述伪栅空位形成第二侧墙（450），所述第二侧墙（450）紧邻栅极介质层（400），与层间介质层（300）平齐；e.在所述伪栅空位中形成栅极叠层（500）。本发明有效地避免了栅极下方的氧化层厚度不均所引起的各种不良效应，优化了器件性能。

公开(公告)号：WO2014178421A1

公开(公告)日：2014-11-06

申请号：PCT/JP2014/062066

申请日：2014-05-01

Applicant: 富士フイルム株式会社

Inventor： 杉島　泰雄 ,  高橋　智美 ,  小山　朗子 ,  上村　哲也

IPC: H01L21/308 ,  H01L21/28 ,  H01L21/306

CPC classification number: C23F1/32 ,  C23F1/38 ,  C23F1/40 ,  C23F1/44 ,  H01L21/02068 ,  H01L21/28518 ,  H01L21/30604 ,  H01L21/32134 ,  H01L29/665 ,  H01L29/7833

Abstract: 　ゲルマニウム（Ｇｅ）を含む第一層と、ゲルマニウム（Ｇｅ）以外の特定金属元素を含む第二層とを有する半導体基板について、第二層を選択的に除去するエッチング液であって、有機アルカリ化合物を含むエッチング液。

Abstract translation: 本发明是一种蚀刻溶液，对于具有包括锗（Ge）的第一层和包含除锗（Ge）之外的特定金属元素的第二层的半导体衬底，选择性地除去第二层，所述蚀刻 溶液，包括有机碱化合物。

公开(公告)号：WO2014146528A1

公开(公告)日：2014-09-25

申请号：PCT/CN2014/072343

申请日：2014-02-21

Applicant: 中国科学院上海微系统与信息技术研究所

Inventor： 狄增峰 ,  郑晓虎 ,  王刚 ,  张苗 ,  王曦

IPC: H01L21/336

CPC classification number: H01L21/28255 ,  H01L21/02115 ,  H01L21/02181 ,  H01L21/02252 ,  H01L21/02271 ,  H01L21/0228 ,  H01L21/02315 ,  H01L21/02321 ,  H01L21/0234 ,  H01L21/02381 ,  H01L21/26513 ,  H01L21/2855 ,  H01L21/324 ,  H01L22/14 ,  H01L29/16 ,  H01L29/1606 ,  H01L29/42364 ,  H01L29/513 ,  H01L29/517 ,  H01L29/66431 ,  H01L29/66477 ,  H01L29/6659 ,  H01L29/7781 ,  H01L29/7833

Abstract: 本发明提供一种石墨烯调制的高k金属栅Ge基MOS器件的制作方法，包括步骤：1）于Ge基衬底上引入石墨烯薄膜；2）对石墨烯薄膜进行氟化处理形成氟化石墨烯；3）采用臭氧等离子体活化氟化石墨烯表面，然后通过原子层沉积技术于氟化石墨烯表面形成高k栅介质；4）于高k栅介质表面形成金属电极。本发明利用石墨烯作为钝化层抑制Ge基衬底表面非稳定氧化物GeO x 形成，同时阻挡栅介质与Ge基衬底间的互扩散，提高Ge与高k栅介质层之间的界面性质。氟化石墨烯能够在保持石墨烯优良特性的基础上使石墨烯变为质量较好的绝缘体有效阻止氧及其他原子扩散，减少其对Ge基器件电学性能的影响。采用臭氧等离子处理Ge基石墨烯，然后采用原子层沉积技术可以获得超薄的Hf基高k栅介质层。

公开(公告)号：WO2014136419A1

公开(公告)日：2014-09-12

申请号：PCT/JP2014/001120

申请日：2014-03-03

Applicant: セイコーエプソン株式会社

Inventor： 吉井　栄仁

IPC: G09F9/30 ,  G02F1/1345 ,  H01L21/336 ,  H01L27/06 ,  H01L29/786

CPC classification number: H01L29/0615 ,  G02F1/13454 ,  G02F1/136204 ,  G02F1/1368 ,  G09G3/36 ,  H01L27/1222 ,  H01L29/7833 ,  H01L29/78621

Abstract: 　静電気に強い周辺回路を備えた電気光学装置及びこの電気光学装置を備えた電子機器を提供すること。　電気光学装置としての液晶装置は、画素回路と、画素回路を駆動制御する周辺回路と、を備え、周辺回路としてのデータ線駆動回路１０１は、データ線駆動回路１０１における初段回路及び最終段回路に含まれるトランジスター１２１，１２３，１２５，１２７のゲート、ソース、ドレインに対して直列に付加された抵抗Ｒｓを有する。

Abstract translation: 提供：具有相对于静电鲁棒的外围电路的电光装置; 以及设置有电光装置的电子装置。 作为电光装置，液晶装置设置有像素电路和驱动/控制像素电路的外围电路，作为外围电路，数据线驱动电路（101）具有添加了电阻（Rs） 串联到包含在数据线驱动电路（101）中的第一级电路和最后级电路中的晶体管（121,123,125,127）的栅极，源极和漏极。

公开(公告)号：WO2014093217A1

公开(公告)日：2014-06-19

申请号：PCT/US2013/073857

申请日：2013-12-09

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION

Inventor： ADAM, Thomas, N. ,  CHENG, Kangguo ,  DORIS, Bruce, B. ,  KHAKIFIROOZ, Ali ,  REZNICEK, Alexander

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/6653 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7834 ,  H01L29/7848

Abstract: A method to scale a MOSFET structure while maintaining gate control is disclosed. The extension regions of the MOSFET are formed by epitaxial growth and can be formed after the completion of high temperature processing. The extensions 340 can be extremely shallow and have an abrupt interface 346 with the channel 307. A dummy gate 310 can establish the position of the abrupt interfaces 346 and thereby define the channel length. The gate electrode can be formed to align perfectly with the channel 307, or to overlap the extension tip.

Abstract translation: 公开了一种在保持栅极控制的同时缩小MOSFET结构的方法。 MOSFET的延伸区域通过外延生长形成，并且可以在高温处理完成之后形成。 扩展340可以非常浅并且具有与通道307的突然接口346.伪门310可以建立突发接口346的位置，从而限定通道长度。 栅电极可以形成为与沟道307完美对准，或者与延伸尖重叠。

公开(公告)号：WO2014084132A1

公开(公告)日：2014-06-05

申请号：PCT/JP2013/081483

申请日：2013-11-22

Applicant: ピーエスフォー ルクスコ エスエイアールエル ,  吉田 美香

Inventor： 吉田　美香

IPC: H01L21/336 ,  H01L21/76 ,  H01L21/8238 ,  H01L21/8242 ,  H01L27/08 ,  H01L27/092 ,  H01L27/108 ,  H01L29/78

CPC classification number: H01L29/0653 ,  H01L21/28017 ,  H01L21/28088 ,  H01L21/28185 ,  H01L21/76224 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823878 ,  H01L27/0207 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/408 ,  H01L29/4236 ,  H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/78 ,  H01L29/7827 ,  H01L29/7833

Abstract: 　装置は、活性領域とその活性領域を囲む素子分離領域に区画された基板上に、高誘電率を有する絶縁膜と金属材料を含む電極膜とを順次積層して構成され、活性領域から素子分離領域に渡って延在するゲート構造を有する。素子分離領域は、基板に形成された溝と、溝の側壁面を覆い溝の下部を埋設する第１の絶縁膜と、溝の下部を埋設する第１の絶縁膜を覆って溝の上部を埋設する第２の絶縁膜と、を備えている。

Abstract translation: 该装置由具有高介电常数的绝缘膜和包括金属材料的电极膜构成，该基片依次层叠在分为活性区域的基板和围绕有源区域的元件分离区域之间，并且具有延伸的栅极结构 从有源区域到元件分离区域。 元件分离区域设置有：形成在基板中的凹槽; 覆盖所述槽的侧壁面并嵌入所述槽的底部的第一绝缘膜; 以及第二绝缘膜，其覆盖嵌入在所述凹槽的底部中并嵌入所述凹槽的顶部的所述第一绝缘膜。

公开(公告)号：WO2014074777A1

公开(公告)日：2014-05-15

申请号：PCT/US2013/069058

申请日：2013-11-08

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： MEHROTRA, Manoj ,  NIIMI, Hiroaki

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/78 ,  H01L21/28114 ,  H01L29/0653 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: The gate-to-source and gate-to-drain overlap capacitance of a MOS transistor (200) with a metal gate (230) and a high-k gate dielectric (226) are reduced by forming the high-k gate dielectric (226) along the inside of a sidewall structure (236) which has been formed to lie further away from the source (220) and the drain (222).

Abstract translation: 通过形成高k栅极电介质（226）来减小具有金属栅极（230）和高k栅极电介质（226）的MOS晶体管（200）的栅极至源极和栅极至漏极重叠电容 ）沿着已经形成为远离源（220）和漏极（222）的侧壁结构（236）的内部。