公开(公告)号：WO2017062090A1

公开(公告)日：2017-04-13

申请号：PCT/US2016/045203

申请日：2016-08-02

Applicant: SILICON STORAGE TECHNOLOGY, INC.

Inventor： SU, Chien-Sheng ,  TADAYONI, Mandana ,  DO, Nhan

IPC: H01L29/423 ,  H01L29/788 ,  H01L27/115 ,  H01L27/12

CPC classification number: H01L27/11521 ,  H01L21/02532 ,  H01L21/02634 ,  H01L21/28035 ,  H01L21/28273 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/11531 ,  H01L27/11534 ,  H01L27/11536 ,  H01L27/1203 ,  H01L29/0847 ,  H01L29/42328 ,  H01L29/4916 ,  H01L29/66825 ,  H01L29/7881

Abstract: A method of forming a semiconductor device with memory cells and logic devices on the same silicon-on-insulator substrate. The method includes providing a substrate that includes silicon, a first insulation layer directly over the silicon, and a silicon layer directly over the first insulation layer. Silicon is epitaxially grown on the silicon layer in a first (memory) area of the substrate and not in a second (logic device) area of the substrate such that the silicon layer is thicker in the first area of the substrate relative to the second area of the substrate. Memory cells are formed in the first area of the substrate, and logic devices are formed in the second area of the substrate.

Abstract translation: 在相同的绝缘体上硅衬底上形成具有存储器单元和逻辑器件的半导体器件的方法。 该方法包括提供包括硅的衬底，直接在硅上的第一绝缘层，以及直接在第一绝缘层上的硅层。 硅在衬底的第一（存储器）区域中的硅层上外延生长，而不是在衬底的第二（逻辑器件）区域中，使得硅层相对于第二区域在衬底的第一区域更厚 的基底。 存储单元形成在基板的第一区域中，逻辑器件形成在基板的第二区域中。

公开(公告)号：WO2014172159A1

公开(公告)日：2014-10-23

申请号：PCT/US2014/033477

申请日：2014-04-09

Applicant: INTERNATIONAL BUSINESS MACHINE CORPORATION ,  STMICROELECTONICS, INC. ,  COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

Inventor： CHENG, Kangguo ,  DORIS, Bruce, B. ,  GRENOUILLET, Laurent ,  KHAKIFIROOZ, Ali ,  LE TIEC, Yannick ,  LIU, Qing ,  VINET, Maud

IPC: H01L21/761 ,  H01L29/06

CPC classification number: H01L21/2253 ,  H01L21/761 ,  H01L21/7624 ,  H01L21/76243 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/0684 ,  H01L29/66477 ,  H01L29/66772 ,  H01L29/78612 ,  H01L29/78648

Abstract: Methods for semiconductor fabrication include forming (304) a well in a semiconductor substrate. A pocket is formed (306) within the well, the pocket having an opposite doping polarity as the well to provide a p-n junction between the well and the pocket. Defects are created (310) at the p-n junction such that a leakage resistance of the p-n junction is decreased.

Abstract translation: 用于半导体制造的方法包括在半导体衬底中形成阱（304）。 在阱内形成口袋（306），该口袋具有与阱相反的掺杂极性，以在阱和口袋之间提供p-n结。 在p-n结产生缺陷（310），使得p-n结的漏电阻降低。

公开(公告)号：WO2013021684A1

公开(公告)日：2013-02-14

申请号：PCT/JP2012/059669

申请日：2012-04-09

Applicant: 住友電気工業株式会社 ,  林 秀樹 ,  志賀 信夫

Inventor： 林　秀樹 ,  志賀　信夫

IPC: H01L29/47 ,  H01L21/76 ,  H01L21/82 ,  H01L21/822 ,  H01L25/07 ,  H01L25/18 ,  H01L27/04 ,  H01L29/12 ,  H01L29/78 ,  H01L29/872

CPC classification number: H01L21/8213 ,  H01L21/761 ,  H01L21/76283 ,  H01L21/8252 ,  H01L22/22 ,  H01L27/0605 ,  H01L27/0814 ,  H01L29/0692 ,  H01L29/6606 ,  H01L29/872 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　セル電極（１５０）は、半導体基板（１３０）上に設けられており、セル構造（ＣＬ）のそれぞれに設けられている。セル電極（１５０）は、２以上のセル電極（１５０）を含むグループ（１５０ａ～１５０ｃ）に分けられている。導電部材（１６０ａ～１６０ｃ）はグループ（１５０ａ～１５０ｃ）のそれぞれに電気的に接続されている。導電部材（１６０ａ～１６０ｃ）は使用部（ＵＤ）および非使用部（ＮＤ）を有する。使用部（ＵＤ）は、互いに電気的に接続された２以上の導電部材（１６０ａ、１６０ｂ）を有する。非使用部（ＮＤ）は、導電部材（１６０ａ～１６０ｃ）の少なくとも１つを有し、かつ使用部（ＵＤ）と電気的に絶縁されている。

Abstract translation: 电池电极（150）设置在半导体衬底（130）上，所述电池电极设置在各个电池结构（CL）中。 电池电极（150）被分组成各自包括两个或更多个电池电极（150）的组（150a-150c）。 导电构件（160a-160c）分别电连接到组（150a-150c）。 每个导电构件（160a-160c）具有使用部分（UD）和非使用部分（ND）。 使用部分（UD）具有彼此电连接的两个或更多个导电构件（160a，160b）。 非使用部分（ND）具有至少一个导电构件（160a-160c），并且与使用部分（UD）电绝缘。

公开(公告)号：WO2013000268A1

公开(公告)日：2013-01-03

申请号：PCT/CN2012/000679

申请日：2012-05-17

Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  朱慧珑 ,  骆志炯

Inventor： 尹海洲 ,  朱慧珑 ,  骆志炯

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L29/78 ,  H01L21/76283 ,  H01L29/04 ,  H01L29/66477 ,  H01L29/66772 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/78603 ,  H01L29/78618 ,  H01L29/78696

Abstract: 一种半导体结构的制造方法包括：提供SOI衬底，在SOI衬底上形成栅极结构（200）；刻蚀栅极结构（200）两侧的SOI衬底的SOI层（100）和BOX层（110），形成暴露BOX层（110）的沟槽，沟槽部分进入BOX层（110）；形成填充部分沟槽的应力层（160）；在沟槽中形成覆盖应力层（160）的半导体层（150）。同时提供了一种如此制造的半导体结构。

公开(公告)号：WO2012142415A1

公开(公告)日：2012-10-18

申请号：PCT/US2012/033524

申请日：2012-04-13

Applicant: ROBERT BOSCH GMBH ,  GRAHAM, Andrew, B. ,  YAMA, Gary ,  O'BRIEN, Gary

Inventor： GRAHAM, Andrew, B. ,  YAMA, Gary ,  O'BRIEN, Gary

IPC: B81C1/00 ,  H01L21/762

CPC classification number: H01L29/0649 ,  H01L21/76232 ,  H01L21/76283 ,  H01L21/7682 ,  H01L23/4821 ,  H01L2924/0002 ,  H01L2924/00

Abstract: In one embodiment, a method of forming an insulating spacer includes providing a base layer, providing an intermediate layer above an upper surface of the base layer, etching a first trench in the intermediate layer, depositing a first insulating material portion within the first trench, depositing a second insulating material portion above an upper surface of the intermediate layer, forming an upper layer above an upper surface of the second insulating material portion, etching a second trench in the upper layer, and depositing a third insulating material portion within the second trench and on the upper surface of the second insulating material portion.

Abstract translation: 在一个实施例中，形成绝缘间隔物的方法包括提供基底层，在基底层的上表面上方提供中间层，蚀刻中间层中的第一沟槽，在第一沟槽内沉积第一绝缘材料部分， 在所述中间层的上表面上方沉积第二绝缘材料部分，在所述第二绝缘材料部分的上表面上形成上层，蚀刻所述上层中的第二沟槽，以及在所述第二沟槽内沉积第三绝缘材料部分 并且在第二绝缘材料部分的上表面上。

公开(公告)号：WO2012119419A1

公开(公告)日：2012-09-13

申请号：PCT/CN2011/078948

申请日：2011-08-25

Applicant: TSINGHUA UNIVERSITY ,  WANG, Jing ,  XU, Jun ,  GUO, Lei

Inventor： WANG, Jing ,  XU, Jun ,  GUO, Lei

IPC: H01L21/336 ,  H01L21/20

CPC classification number: H01L21/76283 ,  H01L21/76251 ,  H01L29/7843 ,  H01L29/7846 ,  H01L29/7848 ,  H01L29/78684

Abstract: A strained Ge-on-insulator structure is provided, comprising: a silicon substrate (1100), in which an oxide insulating layer (1200) is formed on a surface of the silicon substrate (1100); a Ge layer (1300) formed on the oxide insulating layer (1200), in which a first passivation layer (1400) is formed between the Ge layer (1300) and the oxide insulating layer (1200); a gate stack (1600, 1700) formed on the Ge layer (1300); and a channel region formed below the gate stack (1600, 1700), and a source (1800) and a drain (1800) formed on sides of the channel region, in which the source (1800) and the drain (1800) are a Si x Ge -x :C source and a Si x Ge -x :C drain respectively to produce a tensile 10 strain in the channel region, in which x is within a range from 0 to 1 and a content of C is within a range from 0 to 7.5%. Further, a method for forming the strained Ge-on-insulator structure is also provided.

Abstract translation: 提供了一种应变绝缘体上的结构，包括：在硅衬底（1100）的表面上形成氧化物绝缘层（1200）的硅衬底（1100）; 形成在氧化物绝缘层（1200）上的Ge层（1300），其中在Ge层（1300）和氧化物绝缘层（1200）之间形成第一钝化层（1400）; 形成在所述Ge层（1300）上的栅叠层（1600,1700）; 以及形成在所述栅极堆叠（1600,1700）下面的沟道区域，以及形成在所述沟道区域的侧面上的源极（1800）和漏极（1800），所述源极（1800）和所述漏极（1800） Si x Ge-X：C源和Si x Ge-X：C漏极，以在沟道区域中产生拉伸10应变，其中x在0至1的范围内，并且C的含量在范围内 从0％到7.5％。 此外，还提供了用于形成应变的绝缘体上Ge的结构的方法。

公开(公告)号：WO2006124241A3

公开(公告)日：2009-05-14

申请号：PCT/US2006016266

申请日：2006-04-28

Applicant: FREESCALE SEMICONDUCTOR INC ,  TURNER MICHAEL D ,  HACKENBERG JOHN J ,  VAN GOMPEL TONI D

Inventor： TURNER MICHAEL D ,  HACKENBERG JOHN J ,  VAN GOMPEL TONI D

IPC: H01L21/762 ,  H01L29/00

CPC classification number: H01L29/78 ,  H01L21/76283 ,  H01L21/84

Abstract: A process can be used to achieve the benefits of corner rounding of a semiconductor layer (22) near an edge of a trench field isolation region (22) without having the bird's beak or stress issues that occur with a conventional SOI device. A trench can be partially etched into a semiconductor layer (22), and a liner layer (42) may be formed to help round corners of the second semiconductor layer (22). In one embodiment, the trench can be etched deeper and potentially expose an underlying buried oxide layer (14). Formation of the trench field isolation region can be completed, and electronic components can be formed within the semiconductor layer. An electronic device, such as an integrated circuit, will have a liner layer that extends only partly, but not completely, along a sidewall of the trench. In another embodiment, the process can be extended to other substrates and is not limited only to SOI substrates.

Abstract translation: 可以使用一种方法来实现在沟槽场隔离区域（22）的边缘附近的半导体层（22）的角圆化的优点，而不会发生与常规SOI器件发生的鸟嘴或应力问题。 可以将沟槽部分地蚀刻到半导体层（22）中，并且可以形成衬垫层（42）以帮助第二半导体层（22）的圆角。 在一个实施例中，可以更深地蚀刻沟槽并潜在地暴露下面的埋入氧化物层（14）。 可以完成沟槽场隔离区的形成，并且可以在半导体层内形成电子部件。 诸如集成电路的电子装置将具有仅沿着沟槽的侧壁部分但不完全延伸的衬垫层。 在另一个实施例中，该工艺可以扩展到其它衬底，并且不仅限于SOI衬底。

公开(公告)号：WO2008027143A3

公开(公告)日：2008-04-24

申请号：PCT/US2007016947

申请日：2007-07-27

Applicant: MICRON TECHNOLOGY INC

Inventor： TAYLOR TED ,  YANG XIAWAN

IPC: H01L21/762

CPC classification number: H01L21/76283

Abstract: Embodiments disclosed herein include methods in which a pair of openings are formed into semiconductor material, with the openings being spaced from one another by a segment of the semiconductor material. Liners are formed along sidewalls of the openings, and then semiconductor material is isotropically etched from bottoms of the openings to merge the openings and thereby completely undercut the segment of semiconductor material. Embodiments disclosed herein may be utilized in forming SOI constructions, and in forming field effect transistors having transistor gates entirely surrounding channel regions. Embodiments disclosed herein also include semiconductor constructions having transistor gates surrounding channel regions, as well as constructions in which insulative material entirely separates an upper semiconductor material from a lower semiconductor material.

Abstract translation: 这里公开的实施例包括其中一对开口形成为半导体材料的方法，其中开口通过半导体材料的区段彼此间隔开。 衬垫沿着开口的侧壁形成，然后从开口的底部各向同性地蚀刻半导体材料以合并开口，从而完全底切半导体材料的区段。 这里公开的实施例可用于形成SOI构造，并且形成具有完全围绕沟道区的晶体管栅极的场效应晶体管。 本文公开的实施例还包括具有围绕沟道区的晶体管栅极的半导体构造，以及其中绝缘材料完全将上半导体材料与下半导体材料分开的构造。

公开(公告)号：WO2005045901A3

公开(公告)日：2006-08-17

申请号：PCT/US2004037049

申请日：2004-11-05

Applicant: IBM ,  STEEGEN AN L ,  YANG HAINING S ,  ZHANG YING

Inventor： STEEGEN AN L ,  YANG HAINING S ,  ZHANG YING

IPC: H01L21/762 ,  H01L21/20 ,  H01L21/265 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/78

CPC classification number: H01L29/7833 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/02658 ,  H01L21/26506 ,  H01L21/76224 ,  H01L21/76232 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/1054 ,  H01L29/665 ,  H01L29/66575 ,  H01L29/78 ,  H01L29/7842 ,  H01L29/7846 ,  H01L29/7849

Abstract: A method for manufacturing a device including an n-type device and a p-type device. In an aspect of the invention, the method involves doping a portion of a semiconductor substrate (200) and forming a gap (219) in the semiconductor substrate (200) by removing at least a portion of the doped portion of the semiconductor substrate (200). The method further involves growing a strain layer (227) in at least a portion of the gap (219) in the semiconductor substrate (200). For the n-type device, the strain layer (227) is grown on at least a portion which is substantially directly under a channel of the n-type device. For the p-type device, the strain layer is grown on at least a portion which is substantially directly under a source region or drain region of the p-type device and not substantially under a channel of the p-type device.

Abstract translation: 一种制造包括n型器件和p型器件的器件的方法。 在本发明的一个方面，该方法包括通过去除半导体衬底（200）的掺杂部分的至少一部分来掺杂半导体衬底（200）的一部分并在半导体衬底（200）中形成间隙（219） ）。 该方法还包括在半导体衬底（200）中的间隙（219）的至少一部分中生长应变层（227）。 对于n型器件，应变层（227）在基本上直接位于n型器件的沟道下方的至少一部分上生长。 对于p型器件，应变层生长在基本上直接位于p型器件的源极区域或漏极区域的部分上，并且基本上不在p型器件的沟道下生长。

公开(公告)号：WO2005071738A3

公开(公告)日：2005-12-08

申请号：PCT/US2004043107

申请日：2004-12-21

Applicant: ADVANCED MICRO DEVICES INC ,  XIANG QI ,  PAN JAMES N ,  GOO JUNG-SUK

Inventor： XIANG QI ,  PAN JAMES N ,  GOO JUNG-SUK

IPC: H01L21/336 ,  H01L21/762 ,  H01L29/10 ,  H01L29/45 ,  H01L29/786

CPC classification number: H01L29/66742 ,  H01L21/76283 ,  H01L29/458 ,  H01L29/7842 ,  H01L29/78687 ,  Y10S438/933

Abstract: A method of manufacturing an integrated circuit (IC) utilizes a shallow trench isolation (STI) technique. The shallow trench isolation technique is used in strained silicon (SMOS) process. The strained material (36) is formed after the trench (34) is formed. The process can be utilized on a compound semiconductor layer (15) above a buried oxide (Box) layer (14).

Abstract translation: 制造集成电路（IC）的方法利用浅沟槽隔离（STI）技术。 浅沟槽隔离技术用于应变硅（SMOS）工艺。 应变材料（36）在沟槽（34）形成之后形成。 该过程可以用在掩埋氧化物（Box）层（14）上方的化合物半导体层（15）上。