公开(公告)号：WO2018079833A1

公开(公告)日：2018-05-03

申请号：PCT/JP2017/039342

申请日：2017-10-31

Applicant: 国立大学法人東北大学

Inventor： 羽生　貴弘 ,  鈴木　大輔 ,  大野　英男 ,  遠藤　哲郎

IPC: G11C11/16 ,  G11C14/00

CPC classification number: G11C11/15 ,  G11C11/16 ,  G11C14/00

Abstract: 抵抗変化を生じる記憶素子の一端に導電性電極、他端に読み出し電極を備え、導電性電極に電流を流すことにより記憶素子に抵抗変化を生じさせる抵抗変化型記憶素子において、抵抗変化型記憶素子へのデータの書き込みの終了を検出する。抵抗変化型記憶素子のデータ書き込み装置は、抵抗変化を生じる記憶素子の一端に導電性電極、他端に読み出し電極を備え、導電性電極に書き込み電流を流すことにより記憶素子に抵抗変化を生じさせる抵抗変化型記憶素子のデータ書き込み装置であり、書き込み手段と、出力手段と、制御手段とを備える。出力手段を電源と読み出し電極間に設け、出力手段から記憶素子からの読み出し信号、及び書き込み手段による記憶素子の書き込み状態をモニタするモニタ信号を出力信号として出力する。モニタ信号によって抵抗変化型記憶素子へのデータの書き込みの終了を検出する。

Abstract translation:

电阻器一端到变存储器装置，以产生一个导电电极，包括读取电极到另一个电极，通过使电流通过导电电极电阻可变存储器使得在存储元件的电阻变化 在该元件中，检测数据写入电阻变化型存储元件的完成。 电阻变化存储元件的数据写入装置，一端连接到在电阻变化的存储器元件的结果的导电电极，包括读取电极到另一个电极，通过写入电流引起对导电电极在所述存储器元件的电阻变化 一种电阻变量存储元件的数据写入装置，包括写入装置，输出装置和控​​制装置。 在电源和读电极之间提供输出装置，并且从输出装置来自存储元件的读信号和用于通过写装置监视存储元件的写状态的监测信号被输出作为输出信号。 通过监测信号检测数据写入电阻变化型存储元件的结束。

公开(公告)号：WO2017222607A1

公开(公告)日：2017-12-28

申请号：PCT/US2017/018888

申请日：2017-02-22

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： SHAHARABANY, Amir ,  MARKUS, Yoav ,  HELLER, Tal ,  OSHINSKY, Hadas

IPC: G06F13/16

CPC classification number: G06F3/0659 ,  G06F3/061 ,  G06F3/0655 ,  G06F3/068 ,  G06F3/0688 ,  G06F13/1673 ,  G11C14/00

Abstract: A storage system uses consumption of transfer RAM as a trigger to enter and exit burst mode. In one embodiment, the storage system stores, in volatile memory, data to be written in non-volatile memory; monitors an allocation level of the volatile memory to determine a first amount of time that the allocation level is at a first level and a second amount of time that the allocation level is at second level; enters burst mode when a ratio of the first amount of time and the second amount of time is above a first threshold; and exits burst mode when the ratio of the first amount of time and the second amount of time is below a second threshold. Other embodiments are possible, and each of the embodiments can be used alone or together in combination.

Abstract translation: 存储系统使用传输RAM的消耗作为进入和退出突发模式的触发。 在一个实施例中，存储系统在易失性存储器中存储要被写入非易失性存储器中的数据; 监视易失性存储器的分配等级以确定分配等级处于第一等级的第一时间量和分配等级处于第二等级的第二时间量; 当第一时间量与第二时间量的比率高于第一阈值时进入突发模式; 并且当第一时间量与第二时间量的比率低于第二阈值时退出突发模式。 其他实施例是可能的，并且每个实施例可以单独使用或组合使用。

公开(公告)号：WO2016069022A1

公开(公告)日：2016-05-06

申请号：PCT/US2014/063556

申请日：2014-10-31

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： NGUYEN, Hai Ngoc ,  WANG, Han ,  RAYMOND, Patrick A. ,  VENUGOPAL, Raghavan V.

IPC: G11C5/14 ,  G06F1/30 ,  H02J9/00

CPC classification number: G06F3/0625 ,  G06F1/30 ,  G06F3/065 ,  G06F3/0679 ,  G11C5/14 ,  G11C5/141 ,  G11C11/005 ,  G11C14/00 ,  H02J9/06

Abstract: Example implementations relate to placing loads in a self-refresh mode using a shared backup power supply. For example, a shared backup power supply system can include a node coupled to a shared backup power supply. The node can include a plurality of loads that include volatile memory and a processing resource to place the plurality of loads in a self-refresh mode in response to a failure of a primary power supply. A shared backup power supply system can also include the shared backup power supply to provide backup power to the plurality of loads in the self-refresh mode in response to the failure of the primary power supply.

Abstract translation: 示例实现涉及使用共享备用电源将负载置于自刷新模式。 例如，共享备用电源系统可以包括耦合到共享备用电源的节点。 节点可以包括多个负载，其包括易失性存储器和处理资源，以响应于主电源的故障将多个负载置于自刷新模式。 共享备用电源系统还可以包括共享备用电源，以响应于主电源的故障向自刷新模式中的多个负载提供备用电力。

公开(公告)号：WO2014040065A1

公开(公告)日：2014-03-13

申请号：PCT/US2013/059036

申请日：2013-09-10

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： BARTLING, Steven, Craig ,  KHANNA, Sudhanshu

IPC: G06F1/26

CPC classification number: G11C7/22 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/3275 ,  G06F1/3287 ,  G06F3/0679 ,  G06F3/0688 ,  G06F9/4401 ,  G06F9/4406 ,  G06F11/1032 ,  G06F11/1438 ,  G06F11/1469 ,  G06F12/0238 ,  G06F13/00 ,  G11C14/00 ,  H03K3/3562 ,  Y02D10/17 ,  Y02D10/171 ,  Y02D50/20

Abstract: Input power quality for a processing device (1700) is sensed. In response to detection of poor power quality, input power is disconnected, and the processing device (1700) backs up its machine state in non- volatile logic element arrays (1710) using available stored charge. When power is restored, the stored machine state is restored from the non- volatile logic element arrays (1710) to the volatile logic elements (1720) whereby the processing device (1700) resumes its process from the state immediately prior to power loss allowing seamless processing across intermittent power supply.

Abstract translation: 检测处理装置（1700）的输入电力质量。 响应于检测到差的功率质量，输入功率被断开，并且处理设备（1700）使用可用的存储的电荷来备份非易失性逻辑单元阵列（1710）中的机器状态。 当电源恢复时，存储的机器状态从非易失性逻辑元件阵列（1710）恢复到易失性逻辑元件（1720），由此处理设备（1700）在紧接在功率损耗之前的状态下恢复其处理，允许无缝 间歇电源处理。

公开(公告)号：WO2014040058A1

公开(公告)日：2014-03-13

申请号：PCT/US2013/059020

申请日：2013-09-10

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： BARTLING, Steven, Craig ,  KHANNA, Sudhanshu

IPC: G06F9/22 ,  G06F9/24

CPC classification number: G11C7/22 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/3275 ,  G06F1/3287 ,  G06F3/0679 ,  G06F3/0688 ,  G06F9/4401 ,  G06F9/4406 ,  G06F11/1032 ,  G06F11/1438 ,  G06F11/1469 ,  G06F12/0238 ,  G06F13/00 ,  G11C14/00 ,  H03K3/3562 ,  Y02D10/17 ,  Y02D10/171 ,  Y02D50/20

Abstract: A processing device (1700) using a plurality of volatile storage elements (1720) to execute a boot process for and stores in a plurality of non- volatile logic element arrays (1710) a boot state representing a state of the processing device (1700) after a given amount of the boot process is completed. When it is determined that the processing device (1700) needs to restart from a boot state, energy can be saved by restoring the machine state at that boot state instead of re-booting. The stored boot state will not change, and given the nature of certain non- volatile storage elements, the data read from the NVL storage elements (1710) needs to be re-written to the elements after read out. Accordingly, a round-trip data restoration operation is executed that automatically writes back data to an individual non-volatile logic element after reading data from the individual non-volatile logic element without completing separate read and write operations.

Abstract translation: 一种使用多个易失性存储元件（1720）执行引导处理并存储在多个非易失性逻辑元件阵列（1710）中的表示处理设备（1700）的状态的引导状态的处理设备（1700） 在一定量的启动过程完成后。 当确定处理设备（1700）需要从启动状态重新启动时，可以通过在该启动状态下恢复机器状态而不是重新引导来节省能量。 存储的启动状态将不会改变，并且鉴于某些非易失性存储元件的性质，从NVL存储元件（1710）读取的数据需要在读出后被重新写入元件。 因此，执行往返数据恢复操作，其在从单独的非易失性逻辑元件读取数据之后自动将数据写回单个非易失性逻辑元件，而不完成单独的读取和写入操作。

公开(公告)号：WO2014040051A1

公开(公告)日：2014-03-13

申请号：PCT/US2013/059006

申请日：2013-09-10

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： BARTLING, Steven, Craig ,  KHANNA, Sudhanshu

IPC: G06F9/38 ,  G06F9/30 ,  G06F9/46 ,  G06F1/32

CPC classification number: G11C7/22 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/3275 ,  G06F1/3287 ,  G06F3/0679 ,  G06F3/0688 ,  G06F9/4401 ,  G06F9/4406 ,  G06F11/1032 ,  G06F11/1438 ,  G06F11/1469 ,  G06F12/0238 ,  G06F13/00 ,  G11C14/00 ,  H03K3/3562 ,  Y02D10/17 ,  Y02D10/171 ,  Y02D50/20

Abstract: A processing device handles two or more operating threads. A non-volatile logic controller (1806) stores first program data from a first program in a first set of non- volatile logic element arrays (1812) and second program data from a second program in a second set of non- volatile logic element arrays (1814). The first program and the second program can correspond to distinct executing threads, and the storage can be completed in response to receiving a stimulus regarding an interrupt for the computing device apparatus or in response to a power supply quality problem for the computing device apparatus. When the device needs to switch between processing threads, the non- volatile logic controller (1806) restores the first program data or the second program data from the non- volatile logic element arrays (1810) in response to receiving a stimulus regarding whether the first program or the second program is to be executed by the computing device apparatus.

Abstract translation:

处理设备处理两个或更多操作线程。 非易失性逻辑控制器（1806）将来自第一组非易失性逻辑元件阵列（1812）中的第一程序的第一程序数据和来自第二组非易失性逻辑元件阵列中的第二程序的第二程序数据 （1814）。 第一程序和第二程序可以对应于不同的执行线程，并且存储可以响应于接收到关于计算设备装置的中断的激励或者响应于计算设备装置的电源质量问题而完成。 当设备需要在处理线程之间切换时，非易失性逻辑控制器（1806）响应于接收到关于第一节目数据或第二节目数据是否是第一节目数据 程序或第二程序将由计算设备装置执行。

公开(公告)号：WO2014040043A1

公开(公告)日：2014-03-13

申请号：PCT/US2013/058990

申请日：2013-09-10

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： BARTLING, Steven, Craig ,  KHANNA, Sudhanshu

IPC: G06F1/26

CPC classification number: G11C7/22 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/3275 ,  G06F1/3287 ,  G06F3/0679 ,  G06F3/0688 ,  G06F9/4401 ,  G06F9/4406 ,  G06F11/1032 ,  G06F11/1438 ,  G06F11/1469 ,  G06F12/0238 ,  G06F13/00 ,  G11C14/00 ,  H03K3/3562 ,  Y02D10/17 ,  Y02D10/171 ,  Y02D50/20

Abstract: Individual first ones (1812) of a plurality of non- volatile logic element arrays (1810) are designated to restore first in response to entering a wakeup or restoration mode. These non- volatile logic element arrays (1812) include instructions for an order in which other non- volatile logic element arrays (1810) are to be restored next. So configured, the processing device (100) can be set to have one or more NVL arrays (1812) restored first, which arrays (1812) are pre-configured to guide further wakeup of the device through directed restoration from particular NVL arrays. Certain NVL arrays can be skipped if the functions stored therein are not needed, and the order of restoration of others can be tailored to a particular wakeup time and power concern through restoration in parallel, serial, or combinations thereof.

Abstract translation: 指定多个非易失性逻辑单元阵列（1810）中的单独的第一（1812）响应于进入唤醒或恢复模式而首先恢复。 这些非易失性逻辑元件阵列（1812）包括用于下一步要恢复其它非易失性逻辑元件阵列（1810）的顺序的指令。 如此配置，可以将处理设备（100）设置为首先恢复一个或多个NVL阵列（1812），该阵列（1812）被预配置为通过从特定NVL阵列的定向恢复来引导设备的进一步唤醒。 如果不需要存储在其中的功能，则可以跳过某些NVL阵列，并且通过并行，串行或其组合的恢复，可以针对特定的唤醒时间和功率需求来调整其他的恢复顺序。

公开(公告)号：WO2013142208A1

公开(公告)日：2013-09-26

申请号：PCT/US2013/030998

申请日：2013-03-13

Applicant: MICRON TECHNOLOGY, INC.

Inventor： SILLS, Scott, E.

IPC: G11C13/00 ,  G11C7/10 ,  G11C7/22

CPC classification number: G11C13/0069 ,  G11C11/005 ,  G11C11/5685 ,  G11C13/0002 ,  G11C13/0011 ,  G11C13/0023 ,  G11C13/003 ,  G11C13/0033 ,  G11C13/0038 ,  G11C13/004 ,  G11C14/00 ,  G11C2013/0078 ,  G11C2013/0083 ,  G11C2013/0092

Abstract: Various embodiments comprise apparatuses having a number of memory cells including drive circuitry to provide signal pulses of a selected time duration and/or amplitude, and an array of resistance change memory cells electrically coupled to the drive circuitry. The resistance change memory cells may be programmed for a range of retention time periods and operating speeds based on the received signal pulse. Additional apparatuses and methods are described.

Abstract translation: 各种实施例包括具有多个存储单元的装置，所述存储单元包括提供所选择的持续时间和/或振幅的信号脉冲的驱动电路，以及电耦合到驱动电路的电阻变化存储单元的阵列。 可以基于所接收的信号脉冲将电阻变化存储单元编程为保持时间段和操作速度的范围。 描述附加的装置和方法。

公开(公告)号：WO2013016283A1

公开(公告)日：2013-01-31

申请号：PCT/US2012/047846

申请日：2012-07-23

Applicant: VIRGINIA TECH INTELLECTUAL PROPERTIES, INC. ,  ORLOWSKI, Marius ,  LIU, Tong ,  VERMA, Mohini ,  KANG, Yuhong

Inventor： ORLOWSKI, Marius ,  LIU, Tong ,  VERMA, Mohini ,  KANG, Yuhong

IPC: G11C16/00 ,  G11C16/06 ,  H01L27/115

CPC classification number: G11C13/0069 ,  G11C11/54 ,  G11C13/0004 ,  G11C13/0011 ,  G11C14/00 ,  G11C2013/0071 ,  H01L27/2463 ,  H01L45/08 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/1266 ,  H01L45/146

Abstract: A resistive floating electrode device (RFED) provides a logic cell or non¬ volatile storage or dynamic or static random access memory on an extremely compact matrix with individual cells scalable to the minimum available lithographic feature size regime by providing atomic switches connected in anti-parallel relationship, preferably with a common inert electrode. Programming is facilitated by limiting current to a compliance current level in order to maintain an OB state from which the cell can be written to either the 0 or 1 state. A perfecting feature of the invention provides for selective operation of a cell as a diode or in a volatile or non-volatile storage mode within the same memory array. A series connection of three or more RFEDs in accordance with the invention having different ON state currents, OFF state currents and reset currents can be used as adaptive, neural or chaotic logic cells.

Abstract translation: 电阻浮动电极器件（RFED）在非常紧凑的矩阵上提供逻辑单元或非易失性存储器或动态或静态随机存取存储器，其中各个单元可通过提供以反并联方式连接的原子开关来扩展到最小可用光刻特征尺寸方案 关系，最好用普通的惰性电极。 通过将电流限制到符合性电流电平来进行编程，以便维持可将单元格写入0或1状态的OB状态。 本发明的完美特征提供了作为二极管的单元的选择性操作或在同一存储器阵列内的易失性或非易失性存储模式中的选择性操作。 根据具有不同ON状态电流，OFF状态电流和复位电流的本发明的三个或更多RFED的串联连接可被用作自适应，神经或混沌逻辑单元。

公开(公告)号：WO2010077251A1

公开(公告)日：2010-07-08

申请号：PCT/US2009/000792

申请日：2009-02-09

Applicant: APLUS FLASH TECHNOLOGY, INC. ,  HSU, Fu-chang ,  LEE, Peter, Wung

Inventor： HSU, Fu-chang ,  LEE, Peter, Wung

IPC: G11C11/34

CPC classification number: G11C14/00 ,  G11C14/0063 ,  Y10T29/49002

Abstract: A nonvolatile SRAM circuit has an SRAM cell and one or two FLOTOX EEPROM cells connected to the data storage terminals of the SRAM cell. In programming to a first data level, the threshold voltage of a FLOTOX EEPROM transistor is brought to a programmed voltage level greater than a read voltage level and erasing to a second data level, the threshold voltage of the FLOTOX EEPROM transistor is brought to an erased voltage level less than the read voltage level. The nonvolatile SRAM array provides for restoring data to an SRAM cell from a FLOTOX EEPROM memory cell(s) at a power initiation and storing data to the FLOTOX EEPROM memory cell(s) to the SRAM cell at power termination. A power detection circuit for providing signals indicating power initiation and power termination to instigate restoration and storing of data between an SRAM cell and a FLOTOX EEPROM cell(s).

Abstract translation: 非易失性SRAM电路具有连接到SRAM单元的数据存储端的SRAM单元和一个或两个FLOTOX EEPROM单元。 在编程到第一数据电平时，FLOTOX EEPROM晶体管的阈值电压达到大于读取电压电平并被擦除到第二数据电平的编程电压电平，FLOTOX EEPROM晶体管的阈值电压被擦除 电压电平小于读取电压电平。 非易失性SRAM阵列用于在功率发生时从FLOTOX EEPROM存储单元向SRAM单元恢复数据，并在断电时将数据存储到SRAM单元中的FLOTOX EEPROM存储单元。 一种功率检测电路，用于提供指示功率启动和功率终止的信号，以在SRAM单元和FLOTOX EEPROM单元之间启动数据的恢复和存储。