公开(公告)号：WO2011083552A1

公开(公告)日：2011-07-14

申请号：PCT/JP2010/007562

申请日：2010-12-27

Applicant: 三菱電機株式会社 ,  大塚 健一 ,  黒田 研一 ,  渡邊 寛 ,  油谷 直毅 ,  炭谷 博昭

Inventor： 大塚　健一 ,  黒田　研一 ,  渡邊　寛 ,  油谷　直毅 ,  炭谷　博昭

IPC: H01L21/20 ,  C23C16/42 ,  C30B25/20 ,  C30B29/36 ,  H01L21/205 ,  H01L29/47 ,  H01L29/872

CPC classification number: H01L29/66068 ,  C30B23/02 ,  C30B25/02 ,  C30B29/36 ,  H01L21/02378 ,  H01L21/02433 ,  H01L21/02447 ,  H01L21/02496 ,  H01L21/02529 ,  H01L21/02576 ,  H01L21/0495 ,  H01L29/107 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/7802 ,  H01L29/7827 ,  H01L29/872

Abstract: 課題　エピタキシャル成長層の結晶品質を向上させることができ、厚膜のエピタキシャル成長層を形成する場合においてもキャリア移動度の低下が生じず、素子抵抗の低い炭化珪素エピタキシャルウエハおよび炭化珪素半導体素子を提供する。 解決手段　炭化珪素半導体素子１０１は、窒素のような、ドーピングにより格子定数が減少するドーパントを濃度Ｃでドーピングしたｎ型炭化珪素基板１と、炭化珪素基板１と同じドーパントを炭化珪素基板よりも小さい濃度でドーピングしたｎ型炭化珪素エピタキシャル成長層３と、炭化珪素基板１と炭化珪素エピタキシャル層３との間に、前記ドーパントをドーピングしたｎ型バッファ層とを有している。バッファ層２は、同じ厚さの層を２層以上積層した多層構造で形成され、多層構造の層数Ｎに対して、炭化珪素エピタキシャル層３側からＫ番目の層のドーピング濃度がＣ・Ｋ／（Ｎ＋１）となるように構成した。

Abstract translation: 公开了一种碳化硅外延晶片和碳化硅半导体元件，其每一个在外延生长层中具有低元件电阻和改善的晶体质量，并且即使在厚外延层的情况下也不会降低载流子迁移率 形成生长层。 具体公开的是碳化硅半导体元件（101），其包括：掺杂有诸如氮的掺杂剂的n型碳化硅衬底（1），其以掺杂浓度降低衬底的晶格常数 （C）; 以比碳化硅衬底的浓度低的浓度掺杂与碳化硅衬底（1）相同的掺杂剂的n型碳化硅外延生长层（3）; 以及掺杂有掺杂剂且布置在碳化硅衬底（1）和碳化硅外延生长层（3）之间的n型缓冲层。 缓冲层（2）具有多层结构，其中层叠具有相同厚度的两层或更多层，并且构造成使得相对于多层结构中的层数（N），K的掺杂浓度 来自碳化硅外延生长层（3）的层是C·K /（N + 1）。

公开(公告)号：WO2003063258A1

公开(公告)日：2003-07-31

申请号：PCT/JP2002/000510

申请日：2002-01-24

Applicant: 三菱電機株式会社 ,  油谷 直毅 ,  松浦 司 ,  堤 和彦

Inventor： 油谷 直毅 ,  松浦 司 ,  堤 和彦

IPC: H01L37/02

CPC classification number: H01L37/00

Abstract: A semiconductor device keeps the base material of a semiconductor substrate (2) partially removed from the rear in a partial region of a wiring to a semiconductor element (2) arranged on the surface of a semiconductor substrate (1) to from a diaphragm section (4) comprising the upper and lower insulating films of a front wiring (3). A part of the insulating film on the rear of the diaphragm has a contact hole (10) to the front wiring, and a rear wiring (6) formed on the rear of the substrate via the insulating film is electrically connected to the front wiring through the contact hole. The rear wiring is electrically connected to a rear input/output pad (12), and an insulating resin (19) is embedded in the rear opening of the diaphragm section.

Abstract translation: 半导体器件将布线在半导体衬底（1）的表面上的半导体元件（2）的布线的局部区域中的半导体衬底（2）的基底部分从后部部分地移除到膜片部分 4）包括前布线（3）的上绝缘膜和下绝缘膜。 隔膜后面的绝缘膜的一部分具有与前布线的接触孔（10），并且经由绝缘膜形成在基板的后部的后布线（6）电连接到前布线 接触孔。 后布线电连接到后输入/输出垫（12），并且绝缘树脂（19）嵌入在隔膜部分的后开口中。

公开(公告)号：WO2003060434A1

公开(公告)日：2003-07-24

申请号：PCT/JP2002/000043

申请日：2002-01-09

Applicant: 三菱電機株式会社 ,  油谷 直毅 ,  松浦 司 ,  堤 和彦

Inventor： 油谷 直毅 ,  松浦 司 ,  堤 和彦

IPC: G01F1/692

CPC classification number: G01F1/692 ,  G01F1/6845

Abstract: A thermal sensor in which heaters 2 arranged on the surface of a planar substrate 1 of 150mum thick or above and wiring 3 required for output signal are connected electrically with through wiring 4 formed from the surface to the rear surface of the substrate 3 and further connected electrically with an I/O wiring part 12 formed on the rear surface of the substrate. Since the I/O part which must be separated sufficiently from the detecting part on the surface of the substrate in prior art can be formed on the rear surface of the substrate and can be arranged freely with respect to the detecting part, size of the element can be reduced and the manufacturing cost can be reduced.

Abstract translation: 布置在150μm厚以上的平面基板1的表面上的加热器2和输出信号所需的布线3的热传感器通过从基板3的表面到后表面形成的布线4电连接，并进一步连接 与形成在基板的后表面上的I / O布线部分12电连接。 由于在现有技术中必须从基板表面上的检测部分充分分离的I / O部分可以形成在基板的后表面上，并且可以相对于检测部分自由布置，元件的尺寸 可以减少制造成本。

公开(公告)号：WO2013042225A1

公开(公告)日：2013-03-28

申请号：PCT/JP2011/071485

申请日：2011-09-21

Applicant: 三菱電機株式会社 ,  樽井 陽一郎 ,  末川 英介 ,  油谷 直毅 ,  日野 史郎 ,  三浦 成久 ,  今泉 昌之

Inventor： 樽井　陽一郎 ,  末川　英介 ,  油谷　直毅 ,  日野　史郎 ,  三浦　成久 ,  今泉　昌之

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/78 ,  H01L21/02529 ,  H01L21/046 ,  H01L21/0485 ,  H01L29/086 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66477 ,  H01L29/7802

Abstract: 　炭化珪素半導体装置のＭＯＳＦＥＴにおいて、ソース領域の低抵抗化とゲート酸化膜のリーク電流の低減との両立を図る。ＭＯＳＦＥＴのゲート酸化膜６に生じるリーク電流は、ソース領域４とゲート酸化膜６との界面のラフネスを小さくすることにより抑えられる。ソース領域４の表面部分の不純物濃度を高くする場合には、ゲート酸化膜６はドライ酸化またはＣＶＤ法により形成する。ゲート酸化膜６はウェット酸化により形成する場合には、ソース領域４の表面部分の不純物濃度を低く抑える。

Abstract translation: 在该碳化硅半导体器件的MOSFET中，栅极氧化膜中的源极区域的电阻和漏电流都降低。 通过减小源极区域（4）和栅极氧化膜（6）之间的界面的粗糙度来抑制在MOSFET的栅极氧化膜（6）中产生的漏电流。 在源极区（4）的表面部分的杂质浓度增加的情况下，通过干法氧化或CVD法形成栅极氧化膜（6）。 在通过湿式氧化形成栅极氧化膜（6）的情况下，源区域（4）的表面部分的杂质浓度被抑制为低。

公开(公告)号：WO2012090861A1

公开(公告)日：2012-07-05

申请号：PCT/JP2011/079828

申请日：2011-12-22

Applicant: 三菱電機株式会社 ,  渡邊 寛 ,  油谷 直毅 ,  中木 義幸 ,  大塚 健一

Inventor： 渡邊　寛 ,  油谷　直毅 ,  中木　義幸 ,  大塚　健一

IPC: H01L29/47 ,  H01L29/872

CPC classification number: H01L29/872 ,  H01L27/0207 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/1608 ,  H01L29/6606

Abstract: 　本発明は、リーク電流の低減、オン抵抗の低減及びスイッチング時の高速動作を可能とする、半導体装置を提供することを目的とする。本発明は、通常セル６の配列中にコンタクトセル７が点在するセル配列を備える半導体装置であって、ｎ + 型半導体基板１上のｎ - 型半導体層２と、ｎ - 型半導体層２内に埋没したｐ型埋め込み層５と、通常セル６、コンタクトセル７それぞれの中央部に形成されたｐ型表面層４とを備え、コンタクトセル７において、ｐ型埋め込み層５はｐ型表面層４と接触し、コンタクトセル７のｐ型表面層４上に形成された、ｐ + 型コンタクト層８と、ｎ - 型半導体層２上にショットキー接合され、ｐ + 型コンタクト層８とオーミック接合されたアノード電極３とをさらに備え、ｐ型埋め込み層５とアノード電極３とは、ｐ型表面層４とｐ + 型コンタクト層８とを介して接続される。

Abstract translation: 本发明的目的是提供一种半导体器件，由此可以减少漏电流，降低导通电阻，并且在切换时实现高速操作。 本发明是一种半导体器件，其配备有包括排列在正常单元的阵列中的规则单元阵列（6）和接触单元（7）的单元阵列，并且其包括n +型半导体衬底（ 1），形成在n +型半导体衬底（1）上的n型半导体层（2），嵌入在n型半导体层（2）中的p型嵌入层（5），以及p 型表面层（4），其形成在每个正电池（6）和接触电池（7）的中心部分，其中p型嵌入层（5）与p型表面层（ 如图4所示，在每个接触单元（7）中，半导体器件还包括形成在每个接触单元（7）中的p型表面层（4）上的p +型接触层（8）和 阳极电极（3），其被射击接合到n型半导体层（2）上并与p +型接触层（8）欧姆接触，并且p型嵌入的1a （5）和阳极电极（3）通过p型表面层（4）和p +型接触层（8）彼此连接。

公开(公告)号：WO2011161906A1

公开(公告)日：2011-12-29

申请号：PCT/JP2011/003410

申请日：2011-06-15

Applicant: 三菱電機株式会社 ,  綾 淳 ,  油谷 直毅 ,  沢田 隆夫 ,  古庄 智明 ,  末廣 善幸 ,  渡辺 昭裕 ,  大塚 健一

Inventor： 綾　淳 ,  油谷　直毅 ,  沢田　隆夫 ,  古庄　智明 ,  末廣　善幸 ,  渡辺　昭裕 ,  大塚　健一

IPC: H01L29/47 ,  H01L21/304 ,  H01L29/872

CPC classification number: H01L29/872 ,  H01L29/1608 ,  H01L29/6606

Abstract: 　低オン抵抗で高性能な炭化珪素ショットキーバリアダイオードを製作するにあたり、生産性を維持し、歩留まりを低下させない製造方法を得ることを目的としている。本発明では、炭化珪素基板は工程途中から薄板化される。活性化領域が形成された炭化珪素基板の第１主面を支持基板に向けて炭化珪素基板を支持基板に固定する工程と、支持基板に固定された炭化珪素基板の周囲を砥石で研磨する工程と、周囲を研磨された炭化珪素基板を第１主面と対向する第２主面から薄板化する工程と、薄板化された炭化珪素基板を支持基板から取り外す工程とを、備えている製造方法によって炭化珪素半導体素子を作製する。

Abstract translation: 提供一种在低导通电阻下具有高性能的碳化硅肖特基势垒二极管的制造方法，所述方法维持生产率，而不会降低产率。 在制造步骤期间，碳化硅衬底变薄。 制造碳化硅半导体元件的方法包括：将碳化硅基板的形成有活性区域的碳化硅基板固定在支撑基板上，使碳化硅基板的第一主面朝向支撑基板的工序; 使用磨石将固定在支撑基板上的碳化​​硅衬底的周边磨削的步骤; 从与第一主表面相对的第二主表面减薄具有研磨圆周的硅碳基板的步骤; 以及从支撑基板除去变薄的碳化硅衬底的步骤。

公开(公告)号：WO2010125661A1

公开(公告)日：2010-11-04

申请号：PCT/JP2009/058445

申请日：2009-04-30

Applicant: 三菱電機株式会社 ,  三浦 成久 ,  中田 修平 ,  大塚 健一 ,  渡辺 昭裕 ,  油谷 直毅

Inventor： 三浦　成久 ,  中田　修平 ,  大塚　健一 ,  渡辺　昭裕 ,  油谷　直毅

IPC: H01L29/78 ,  H01L29/12 ,  H01L29/739

CPC classification number: H01L29/7811 ,  H01L23/53209 ,  H01L29/0611 ,  H01L29/0615 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/45 ,  H01L29/4916 ,  H01L29/4941 ,  H01L29/4975 ,  H01L29/66068 ,  H01L29/7805 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　第１導電型の半導体基板の第１主面内のセル領域において表層に第２導電型の第１ウェルが形成されている。第１ウェル内において表層に第１導電型の拡散領域が形成されている。第１ウェル上に第１ゲート絶縁膜が形成され、その上に第１ゲート電極が形成されている。セル領域の外周部において第１主面の表層に第２導電型の第２ウェルが形成されている。第２ウェル上に第２ゲート絶縁膜が形成され、その外周側に厚いフィールド酸化膜が形成されている。ゲート絶縁膜及びフィールド酸化膜上に連続して、第１ゲート電極に接続された第２ゲート電極が形成されている。第１，第２ウェル及び拡散領域に第１電極が接続されている。半導体基板の第２主面に第２電極が形成されている。セル領域の外周を１周するようにフィールド酸化膜上に、第２ゲート電極に接続されたゲート配線が形成されている。ゲート配線は、第２ゲート電極の構成物質をシリサイド化させたものである。

Abstract translation: 在第一导电型半导体衬底的第一主表面内的单元区域的前层上形成第二导电类型的第一阱。 在第一阱的前层，形成第一导电型扩散区。 在第一阱中，形成第一栅极绝缘膜，并且在第一栅极绝缘膜上形成第一栅电极。 在单元区域的外周部分上，在第一主表面的前层上形成第二导电类型的第二阱。 在第二阱中，形成第二栅极绝缘膜，在第二栅极绝缘膜的外周侧形成厚场氧化膜。 在栅极绝缘膜和场氧化物膜上连续形成连接到第一栅电极的第二栅电极。 在第一和第二阱和扩散区域中，连接第一电极。 在半导体衬底的第二主表面上形成第二电极。 在场氧化膜上形成与第二栅电极连接的栅极布线，以完全围绕电池区域的外周。 栅极布线通过使第二栅电极的部件材料硅化而形成。

公开(公告)号：WO2010095544A1

公开(公告)日：2010-08-26

申请号：PCT/JP2010/051930

申请日：2010-02-10

Applicant: 三菱電機株式会社 ,  油谷 直毅

Inventor： 油谷　直毅

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L21/0485 ,  H01L29/0649 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/45 ,  H01L29/66068 ,  H01L29/7811

Abstract: 　本発明は、製造工程の煩雑化および製造プロセスの長時間化を抑制できると共に、量産性に優れた半導体装置の製造方法を提供する。そして、本発明に係る半導体装置の製造方法では、ゲート電極（７）上に、積層膜（１９）を形成する。そして、層間絶縁膜（８）形成後、層間絶縁膜（８）等に対してエッチング処理を施す。これにより、ソース領域（３）およびｐ＋ベースコンタクト領域（５）が底面から露出した第１のコンタクトホール（１２）を形成すると同時に、積層膜（１９）が底面から露出した第２のコンタクトホール（１３）を形成する。ここで、当該エッチング処理は、積層膜（１９）のエッチングレートが層間絶縁膜（８）のエッチングレートよりも遅くなるエッチング条件により、実施する。

Abstract translation: 公开了一种制造半导体器件的方法，其能够防止生产过程变得复杂并且防止生产过程变得更长，同时显示出优异的批量生产率。 具体地，在半导体装置的制造方法中，在栅电极（7）上形成多层膜（19）。 然后，在形成层间绝缘膜（8）之后，对层间绝缘膜（8）等进行蚀刻处理。 结果，第一接触孔（12）在其底部露出有源极区（3）和p +基极接触区（5），第二接触孔（13）的底部 多层膜（19）暴露，同时形成。 在这方面，在多层膜（19）的蚀刻速率低于层间绝缘膜（8）的蚀刻速率的条件下进行蚀刻处理。

公开(公告)号：WO2009116444A1

公开(公告)日：2009-09-24

申请号：PCT/JP2009/054726

申请日：2009-03-12

Applicant: 三菱電機株式会社 ,  渡邊 寛 ,  油谷 直毅 ,  大塚 健一 ,  黒田 研一 ,  今泉 昌之 ,  松野 吉徳

Inventor： 渡邊 寛 ,  油谷 直毅 ,  大塚 健一 ,  黒田 研一 ,  今泉 昌之 ,  松野 吉徳

IPC: H01L29/47 ,  H01L29/06 ,  H01L29/78 ,  H01L29/872

CPC classification number: H01L29/872 ,  H01L21/0495 ,  H01L24/05 ,  H01L29/0619 ,  H01L29/1608 ,  H01L29/6606 ,  H01L2924/12032 ,  H01L2924/1306 ,  H01L2924/13091 ,  H01L2924/00

Abstract: 　ＪＴＥ層を設けた終端構造では、半導体層と絶縁膜との界面に存在する準位及び欠陥、又は、絶縁膜中若しくは外部から絶縁膜を通して半導体界面まで浸入してくる微量な外来不純物が、漏れ電流の発生源及び降伏点となり、耐圧が劣化する。本発明の半導体装置は、ｎ + 型半導体基板（１）上に成膜されたｎ - 型半導体層（２）と、ｎ - 型半導体層上に形成されたショットキー電極として機能する第１電極（３）と、第１電極の端部（３Ｅ）及びその周辺のｎ - 型半導体層表面に形成された第１ｐ型半導体層のＧＲ層（４）と、ｎ - 型半導体層の表面（２Ｓ）にＧＲ層と離間してＧＲ層の周囲にリング状に配置された溝（９）の底部（９Ｂ）及び側面（９Ｓ）に形成された第２ｐ型半導体層から成るＪＴＥ層（５）と、ＧＲ層とＪＴＥ層とを覆う様に設けられた絶縁膜（７）と、ｎ + 型半導体基板の裏面に形成されたオーミック電極である第２電極（６）を、備える。

Abstract translation: 在具有JTE层的端接结构中，存在于半导体层和绝缘膜的界面上的电平和缺陷或者通过绝缘膜从内部或外部侵入到半导体通过绝缘膜的界面的外部杂质痕迹 其成为漏电流的源头或因此降低击穿电压的屈服点。 公开了一种半导体器件，包括形成在n +型半导体衬底（1）上的n型半导体层（2），形成在n型半导体层上用作肖特基电极的第一电极（3） 形成在第一电极的端部（3E）处的第一p型半导体层和其周边上的n型半导体层的表面的GR层（4），由以下部件组成的JTE层（5） 形成在第一p型半导体层上的第二p型半导体层，该第二p型半导体层形成在与第一p型半导体层的表面（2S）上分隔开的环绕GR层的环状凹槽（9）的侧面（9S） 型半导体层，覆盖GR层和JTE层的绝缘膜（7）和形成在n +型半导体衬底的背面上的欧姆电极的第二电极（6）。