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    パワー回路およびパワーモジュール
    1.
    发明申请
    パワー回路およびパワーモジュール 审中-公开
    电源电路和电源模块

    公开(公告)号：WO2015099030A1

    公开(公告)日：2015-07-02

    申请号：PCT/JP2014/084292

    申请日：2014-12-25

    Applicant: ローム株式会社

    Inventor： 大嶽　浩隆 ,  柳　達也 ,  中小原　佑輔

    IPC: H03K17/16 ,  H03K17/00 ,  H03K17/687 ,  H03K17/695

    CPC classification number: H03K17/162 ,  H01L23/10 ,  H01L23/3107 ,  H01L23/495 ,  H01L23/4952 ,  H01L23/49541 ,  H01L23/49548 ,  H01L23/49562 ,  H01L23/49833 ,  H01L23/49844 ,  H01L23/552 ,  H01L29/1608 ,  H01L29/7805 ,  H01L29/7813 ,  H01L2224/0603 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/49111 ,  H01L2224/49113 ,  H01L2924/00 ,  H01L2924/13055 ,  H03K17/04106 ,  H03K17/165

    Abstract: 　パワー回路１は、主基板（１０）と、主基板上に配置され、正側電力端子Ｐに接続された第１電極パターン（１２ 1 ）と、主基板上に配置され、負側電力端子Ｎに接続された第２電極パターン（１２ n ）と、主基板上に配置され、出力端子Ｏに接続された第３電極パターン（１２ 4 ）と、第１電極パターン上に第１ドレインが配置された第１ＭＩＳＦＥＴＱ１と、第３電極パターン上に第２ドレインが配置された第２ＭＩＳＦＥＴＱ４と、第１ＭＩＳＦＥＴの第１ゲートＧ１および第１ソースＳ１間に接続され、第１ソースから第１ゲートに向けて導通する電流の経路を制御する第１制御回路（ゲートダイオードＤ G1 ）とを備える。誤動作および寄生発振を抑制し高速スイッチング性能のパワー回路およびパワー回路を搭載するパワーモジュールを提供することができる。

    Abstract translation: 电源电路（1）设置有：主基板（10）; 设置在主基板上并与正侧电源端子（P）连接的第一电极图案（121）; 设置在主基板上并连接到负侧电源端子（N）的第二电极图案（12n）; 设置在所述主基板上并连接到输出端子（O）的第三电极图案（124）; 第一MISFET（Q1），其中第一漏极设置在第一电极图案上; 第二MISFET（Q4），其中第二漏极设置在第三电极图案上; 以及连接在第一MISFET的第一源极（S1）和第一栅极（G1）之间的第一控制电路（栅极二极管（DG1）），第一控制电路控制从第一源极向第一源极 门。 从而可以提供抑制故障和寄生振荡的电源电路，并且获得高速切换性能; 和配备有电源电路的电源模块。

    半導体装置及びその製造方法
    3.
    发明申请
    半導体装置及びその製造方法 审中-公开
    半导体器件及其制造方法

    公开(公告)号：WO2010125661A1

    公开(公告)日：2010-11-04

    申请号：PCT/JP2009/058445

    申请日：2009-04-30

    Applicant: 三菱電機株式会社 ,  三浦 成久 ,  中田 修平 ,  大塚 健一 ,  渡辺 昭裕 ,  油谷 直毅

    Inventor： 三浦　成久 ,  中田　修平 ,  大塚　健一 ,  渡辺　昭裕 ,  油谷　直毅

    IPC: H01L29/78 ,  H01L29/12 ,  H01L29/739

    CPC classification number: H01L29/7811 ,  H01L23/53209 ,  H01L29/0611 ,  H01L29/0615 ,  H01L29/0638 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/45 ,  H01L29/4916 ,  H01L29/4941 ,  H01L29/4975 ,  H01L29/66068 ,  H01L29/7805 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 　第１導電型の半導体基板の第１主面内のセル領域において表層に第２導電型の第１ウェルが形成されている。第１ウェル内において表層に第１導電型の拡散領域が形成されている。第１ウェル上に第１ゲート絶縁膜が形成され、その上に第１ゲート電極が形成されている。セル領域の外周部において第１主面の表層に第２導電型の第２ウェルが形成されている。第２ウェル上に第２ゲート絶縁膜が形成され、その外周側に厚いフィールド酸化膜が形成されている。ゲート絶縁膜及びフィールド酸化膜上に連続して、第１ゲート電極に接続された第２ゲート電極が形成されている。第１，第２ウェル及び拡散領域に第１電極が接続されている。半導体基板の第２主面に第２電極が形成されている。セル領域の外周を１周するようにフィールド酸化膜上に、第２ゲート電極に接続されたゲート配線が形成されている。ゲート配線は、第２ゲート電極の構成物質をシリサイド化させたものである。

    Abstract translation: 在第一导电型半导体衬底的第一主表面内的单元区域的前层上形成第二导电类型的第一阱。 在第一阱的前层，形成第一导电型扩散区。 在第一阱中，形成第一栅极绝缘膜，并且在第一栅极绝缘膜上形成第一栅电极。 在单元区域的外周部分上，在第一主表面的前层上形成第二导电类型的第二阱。 在第二阱中，形成第二栅极绝缘膜，在第二栅极绝缘膜的外周侧形成厚场氧化膜。 在栅极绝缘膜和场氧化物膜上连续形成连接到第一栅电极的第二栅电极。 在第一和第二阱和扩散区域中，连接第一电极。 在半导体衬底的第二主表面上形成第二电极。 在场氧化膜上形成与第二栅电极连接的栅极布线，以完全围绕电池区域的外周。 栅极布线通过使第二栅电极的部件材料硅化而形成。

    HALBLEITERTRANSISTOR MIT SUPERLATTICE-STRUKTUREN
    4.
    发明申请
    HALBLEITERTRANSISTOR MIT SUPERLATTICE-STRUKTUREN 审中-公开
    具有超薄结构的半导体晶体管

    公开(公告)号：WO2017097482A1

    公开(公告)日：2017-06-15

    申请号：PCT/EP2016/075034

    申请日：2016-10-19

    Applicant: ROBERT BOSCH GMBH

    Inventor： JACKE, Thomas ,  GRIEB, Michael ,  BANZHAF, Christian Tobias ,  RAMBACH, Martin

    IPC: H01L29/78 ,  H01L29/06

    CPC classification number: H01L29/7813 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/7805

    Abstract: Erfindungsgemäß wird ein Transistor (1) zur Verfügung gestellt, umfassend ein Substrat (2) eines ersten Dotierungstyps, eine Epitaxieschicht (3) des ersten Dotierungstyps oberhalb des Substrats (2); eine Kanalschicht eines zweiten, vom ersten verschiedenen Dotierungstyps oberhalb der Epitaxieschicht (3); eine Vielzahl von Trenches (8) in der Kanalschicht (4), die eine innerhalb der Trenches (8) befindliche Gate-Elektrode (9) aufweisen und von einem Source-Anschluss (6) des ersten Dotierungstyps oberhalb der Kanalschicht (4) umrandet sind; eine Vielzahl von Abschirmgebieten (7) des zweiten Dotierungstyps, die unterhalb der Gate-Elektrode (9) angeordnet sind. Erfindungsgemäß bilden die Abschirmgebiete (7) unterhalb der Trenches (8) miteinander einen Verbund der Abschirmgebiete (7), und mehrere Abschirmgebiete (7) werden gemeinsam zu Anschlüssen (19) für die Abschirmgebiete (7) zur Kontaktierung geführt.

    Abstract translation: 发明＆lt; 用于AV导航中使用的晶体管（1），供给提供，其包括基材（2）的第一掺杂类型的，外延层（3）的第一掺杂类型的衬底之上的（2）; 在所述外延层（3）之上的与所述第一掺杂类型不同的第二沟道层; 多个在所述沟道层的沟槽（8）的（4），其具有（8），其位于栅电极（9）和一个源终端（6）的第一掺杂类型的沟道层上方的（4）所界定的沟槽的内 ; 多个第二掺杂型屏蔽区域（7），所述多个第二掺杂型屏蔽区域设置在所述栅电极（9）下方。 发明＆AUML;大街 形成Abschirmgebiete（7）在沟槽下面（8）一起形成Abschirmgebiete（7）的复合物，以及多个Abschirmgebiete的（7）共同康恩导航用途HRT; SEN（19）的F导航用途r是Abschirmgebiete用于接触实测值导航使用（7）。

    炭化珪素半導体装置の製造方法
    5.
    发明申请
    炭化珪素半導体装置の製造方法 审中-公开
    制造碳化硅半导体器件的方法

    公开(公告)号：WO2014097448A1

    公开(公告)日：2014-06-26

    申请号：PCT/JP2012/083083

    申请日：2012-12-20

    Applicant: 三菱電機株式会社 ,  杉本 博司 ,  中村 卓誉

    Inventor： 杉本　博司 ,  中村　卓誉

    IPC: H01L21/66

    CPC classification number: H01L22/20 ,  H01L22/14 ,  H01L25/18 ,  H01L29/1608 ,  H01L29/7805 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 　本発明は、半導体装置の順方向特性を良好に維持しつつ、一チップあたりの製造コストの増加を防ぐことができる炭化珪素半導体装置の製造方法を提供することを目的とする。本発明は、（ａ）素子構造としてのボディダイオード１、１Ａの、順方向通電の特性を検査する工程と、（ｂ）工程（ａ）の検査結果に基づいて、ボディダイオード１およびボディダイオード１Ａを、順方向通電に適する第１群と順方向通電に適さない第２群とに分別する工程と、（ｃ）第１群のボディダイオード１を用いて順方向通電を要する炭化珪素半導体ＭＯＳＦＥＴ１０を製造し、第２群のボディダイオード１Ａを用いて順方向通電を要しない炭化珪素半導体ＭＯＳＦＥＴ１０Ａを製造する工程とを備える。

    Abstract translation: 本发明的目的是提供一种制造碳化硅半导体器件的方法，该方法能够有效地保持半导体器件的正向特性，从而防止芯片的制造成本的增加。 本发明包括（a）作为元件结构检查体二极管（1）和（1A）的正向导电特性的步骤，（b）将体二极管（1）和体二极管（1A）分类的步骤 ）基于步骤（a）中的检查结果而变为第一组和第二组，以及（c）使用第一组中的体二极管（1）制造碳化硅半导体MOSFET（10）的步骤 以及使用第二组中的体二极管（1A）制造碳化硅半导体MOSFET（10A）。 第一组适用于正向导电，第二组不适用于正向导电。 碳化硅半导体MOSFET（10）需要正向导电，并且碳化硅半导体MOSFET（10A）不需要正向导电。

    MOSFET WITH INTEGRATED FIELD EFFECT RECTIFIER
    6.
    发明申请
    MOSFET WITH INTEGRATED FIELD EFFECT RECTIFIER 审中-公开
    具有集成场效应整流器的MOSFET

    公开(公告)号：WO2009134812A1

    公开(公告)日：2009-11-05

    申请号：PCT/US2009/041996

    申请日：2009-04-28

    Applicant: LAKOTA TECHNOLOGIES, INC. ,  ANKOUDINOV, Alexei ,  RODOV, Vladimir ,  CORDELL, Richard

    Inventor： ANKOUDINOV, Alexei ,  RODOV, Vladimir ,  CORDELL, Richard

    IPC: H01L21/335

    CPC classification number: H01L29/7813 ,  H01L29/7803 ,  H01L29/7805

    Abstract: A modified MOSFET structure comprises an integrated field effect rectifier connected between the source and drain of the MOSFET to shunt current during switching of the MOSFET. The integrated FER provides faster switching of the MOSFET due to the absence of injected carriers during switching while also decreasing the level of EMI relative to discrete solutions. The integrated structure of the MOSFET and FER can be fabricated using N-, multi-epitaxial and supertrench technologies, including 0.25μm technology. Self-aligned processing can be used.

    Abstract translation: 改进的MOSFET结构包括连接在MOSFET的源极和漏极之间的集成场效应整流器，以在MOSFET的开关期间分流电流。 由于在开关期间不存在注入的载流子，集成的FER提供了MOSFET更快的切换，同时也降低了相对于离散解决方案的EMI水平。 MOSFET和FER的集成结构可以使用包括0.25μm技术的N，多外延和超级技术来制造。 可以使用自对准处理。

    METHOD FOR PRODUCING A SOLID BODY COMPRISING A MICROSTRUCTURE
    7.
    发明申请
    METHOD FOR PRODUCING A SOLID BODY COMPRISING A MICROSTRUCTURE 审中-公开
    一种用于生产一个微HAVING坚硬的身体

    公开(公告)号：WO02050878A1

    公开(公告)日：2002-06-27

    申请号：PCT/EP2000/013066

    申请日：2000-12-21

    IPC: H01L21/033 ,  H01L21/308 ,  H01L21/336 ,  H01L21/60 ,  H01L21/768 ,  H01L29/10

    CPC classification number: H01L29/66719 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/76885 ,  H01L21/76897 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7805 ,  Y10S438/947

    Abstract: The invention relates to a method for producing a solid body (1) with a microstructure (2), according to which the surface of a substrate (3) is provided with a masking layer (6) that is impermeable to the substance to be applied. The substance is then applied to the areas of substrate that are not covered by the masking layer (6). The substance is then diffused into an area of the substrate that is covered by the masking layer (6) by means of a thermal treatment, in such a way that a concentration gradient of the substance is formed in the substrate area covered by the masking layer (6), said concentration decreasing from the edge of the masking layer (6) towards the interior. The masking layer (6) is subsequently removed to expose the substrate area lying below and a layer of the substrate (3) that lies close to the surface in the exposed substrate area is converted by means of a chemical conversion reaction into a coating (9), which has a layer thickness profile that corresponds to the concentration gradient of the substance contained in the layer that lies close to the surface. An additional treatment is carried out in a subsection of the coating (9), in which the thickness of said coating (9) is reduced.

    Abstract translation: 在用于与微结构制造的固体主体（1）（2）的衬底（3）有不渗透的表面的物质的方法被应用（6）设置掩蔽层。 其后，将物质通过所述掩蔽层（6）未覆盖的衬底区域引入英寸 通过热处理的装置，所述物质在一个扩散覆盖的衬底区域，该区域的掩蔽层（6），使得从覆盖有从边缘向内在由掩蔽层（6）基片区域的浓度梯度的距离增加的掩蔽层（6）的边缘开始 该物质的停止。 此后，将掩模层（6）被去除至低于位于和位于衬底（3）由化学转化反应转化的表面层附近的freigeleten基底区域中的衬底区域暴露到涂料（9），其具有在近表面层的浓度梯度 具有相应的层厚度分布的物质含有。 在所述涂层（9），其降低了涂层（9）的厚度的一部分，进行另外的处理。

    VERTIKALER SIC-MOSFET
    8.
    发明申请
    VERTIKALER SIC-MOSFET 审中-公开
    VERTICAL SIC MOSFET

    公开(公告)号：WO2017167469A1

    公开(公告)日：2017-10-05

    申请号：PCT/EP2017/051895

    申请日：2017-01-30

    Applicant: ROBERT BOSCH GMBH

    Inventor： JACKE, Thomas ,  FEILER, Wolfgang

    IPC: H01L29/78 ,  H01L29/772 ,  H01L29/808 ,  H01L29/06 ,  H01L29/16

    CPC classification number: H01L29/0623 ,  H01L29/0688 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/36 ,  H01L29/7722 ,  H01L29/7803 ,  H01L29/7805 ,  H01L29/7813 ,  H01L29/8083

    Abstract: Es wird ein vertikaler SiC-MOSFET (20) mit einem Sourceanschluss (2), einem Drainanschluss (4) und einem Gatebereich (36) sowie mit einer zwischen dem Sourceanschluss (2) und dem Drainanschluss (4) angeordneten, eine Dotierung einer ersten Art aufweisenden Epitaxieschicht (22), wobei in die Epitaxieschicht (22) eine sich horizontal erstreckende Zwischenschicht (24) eingebettet ist, die Bereiche (40) mit einer von der Dotierung erster Art verschiedenen Dotierung zweiter Art aufweist, bereitgestellt. Der vertikale SiC-MOSFET (20) zeichnet sich dadurch aus, dass zumindest die Bereiche mit Dotierung zweiter Art (40) elektrisch leitend mit dem Sourceanschluss (2) verbunden sind. Der Gatebereich (36) kann in einem Gatetrench (39) angeordnet sein.

    Abstract translation:

    有具有源极端子的垂直的SiC-MOSFET（20）（2），漏极端子（4）和栅极区域（36）和源极端子之间（2）和漏极端子（4 ）被布置，其具有从所述第二类型的第一掺杂类型的掺杂不同的方向上具有外延层（22），（在外延层22的第一类型的掺杂）有一个水平延伸的中间层（24）被嵌入，具有区域（40）， 提供。 垂直的SiC-MOSFET（20）的特征在于，至少与所述第二类型掺杂剂（40）的区域导电连接到所述源极端子（2）。 栅极区域（36）可以布置在栅极沟槽（39）中，

    半導体装置および半導体装置の製造方法
    9.
    发明申请
    半導体装置および半導体装置の製造方法 审中-公开
    半导体器件和半导体器件制造方法

    公开(公告)号：WO2016010097A1

    公开(公告)日：2016-01-21

    申请号：PCT/JP2015/070335

    申请日：2015-07-15

    Applicant: 富士電機株式会社

    Inventor： 栗林　秀直 ,  北村　祥司 ,  小野澤　勇一

    IPC: H01L29/861 ,  H01L21/225 ,  H01L21/265 ,  H01L21/322 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/47 ,  H01L29/739 ,  H01L29/78 ,  H01L29/868 ,  H01L29/872

    CPC classification number: H01L29/063 ,  H01L21/221 ,  H01L21/265 ,  H01L21/26506 ,  H01L21/324 ,  H01L27/0664 ,  H01L29/06 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/32 ,  H01L29/47 ,  H01L29/6606 ,  H01L29/66333 ,  H01L29/7395 ,  H01L29/7805 ,  H01L29/868 ,  H01L29/872

    Abstract: 　基体おもて面側からｐ + アノード層（７）にアルゴン（８）のイオン注入（８ａ）を行い、欠陥層（９）を形成する。このとき、後の白金拡散工程においてｐ + アノード層（７）の、ｎ - ドリフト層（６）とのｐｎ接合付近の電子進入領域内に白金原子（１１）が局在するよう、アルゴン（８）の飛程はｐ + アノード層（７）の拡散深さ（Ｘｊ）より浅くする。その後、基体裏面（５ａ）に塗布した白金ペースト（１０）中の白金原子（１１）をｐ + アノード層（７）内に拡散させて、欠陥層（９）のカソード側に局在化させる。これにより、ｐ + アノード層（７）のライフタイムが短くなる。また、ｎ - ドリフト層（６）内の白金原子（１１）が欠陥層（９）に捕獲されてｎ - ドリフト層（６）の白金濃度が低下し、ｎ - ドリフト層（６）内のライフタイムは長くなる。したがって、逆回復電流を小さくし、逆回復時間を短縮し、かつ順電圧降下を低減させることができる。

    Abstract translation: 从衬底的前表面侧进行氩（8）离子注入（+）到p + - 反射层（7）中以形成缺陷层（9）。 在这种情况下，氩（8）的范围被设定为比p + - 反射层（7）的扩散深度（Xj）浅，使得在稍后的铂扩散步骤中，铂原子（11）定位 在形成在p +阳极层（7）和n-漂移层（6）之间的pn结附近的电子侵入区域中。 之后，施加到基板的背面（5a）的铂糊（10）中的铂原子（11）扩散到p + - 反射层（7）中并且位于缺陷层（9）的阴极侧 ）。 这使得p + -anode层（7）中的生命周期缩短。 此外，n漂移层（6）中的铂原子（11）被缺陷层（9）捕获，并且n-漂移层（6）中的铂浓度降低，使得在 n漂移层（6）变长。 因此，能够减小反向恢复电流，缩短反向恢复时间，降低正向压降。

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