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    半導体装置
    1.
    发明申请
    半導体装置 审中-公开
    半导体器件

    公开(公告)号：WO2015059811A1

    公开(公告)日：2015-04-30

    申请号：PCT/JP2013/078925

    申请日：2013-10-25

    Applicant: 株式会社日立製作所

    Inventor： 三浦　誓士 ,  黒土　健三

    IPC: G11C13/00

    CPC classification number: G11C13/0069 ,  G11C7/1006 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/003 ,  G11C13/0033 ,  G11C13/004 ,  G11C2013/008 ,  G11C2013/0088 ,  G11C2213/72 ,  G11C2213/75 ,  G11C2213/79

    Abstract: 　半導体装置は、複数のチェインメモリアレイＣＹを含む不揮発性メモリ部と、不揮発性メモリ部へのアクセスを制御する制御回路とを備える。制御回路は、互いに隣接して配置される複数のチェインメモリアレイＣＹを書込み領域とし、書込み領域の外周に隣接して配置されるチェインメモリアレイをダミーチェインメモリアレイＤＣＹとし、書込み領域を一括消去する際、ダミーチェインメモリアレイＤＣＹに対して消去動作を行わない。書込み領域を一括消去する際に、ダミーチェインメモリアレイＤＣＹは熱ディスターブの影響を低減する様に機能する。

    Abstract translation: 提供了一种半导体器件，包括还包括多个链式存储器阵列（CY）的非易失性存储器单元和控制对非易失性存储器单元的访问的控制电路。 控制电路将彼此相邻的多个链式存储器阵列（CY）作为写入区域进行处理，将位于与写入区域的外周相邻的链式存储器阵列作为虚拟链式存储器阵列（DCY） ，并且当批量删除写入区域时，不对虚拟链存储器阵列（DCY）执行删除操作。 当写入区域被批量删除时，虚拟链路存储器阵列（DCY）用于减少热扰动效应。

    DYNAMIC ADDRESS GROUPING FOR PARALLEL PROGRAMMING IN NON-VOLATILE MEMORY
    2.
    发明申请
    DYNAMIC ADDRESS GROUPING FOR PARALLEL PROGRAMMING IN NON-VOLATILE MEMORY 审中-公开
    在非易失性存储器中并行编程的动态地址分组

    公开(公告)号：WO2014149586A1

    公开(公告)日：2014-09-25

    申请号：PCT/US2014/019741

    申请日：2014-03-01

    Applicant: SANDISK 3D LLC

    Inventor： BALAKRISHNAN, Gopinath ,  LIU, Tz-Yi

    IPC: G11C7/10 ,  G11C13/00

    CPC classification number: G06F12/0246 ,  G11C7/1006 ,  G11C13/0007 ,  G11C13/0026 ,  G11C13/0064 ,  G11C13/0069 ,  G11C2013/0076 ,  G11C2013/0088 ,  G11C2213/71

    Abstract: A non-volatile memory system evaluates user data before writing in order to potentially group addresses for writing within a cycle. The system can determine which sense amplifier addresses of a column address will be programmed in a column address cycle. The number of bits that will be programmed is compared with an allowable number of parallel bits. The system generates groups of sense amplifier addresses based on the comparison. The system generates groups that include a total number of bits to be programmed that is within the allowable number of parallel bits. Each group is programmed in one sense amplifier address cycle. Multiple sense amplifier addresses can be grouped for programming while still remaining within an allowable number of parallel programming bits. The system performs a read before write operation and generates bitmap data for the grouping information corresponding sense amplifier addresses.

    Abstract translation: 非易失性存储器系统在写入之前评估用户数据，以便在一个周期内潜在的组地址进行写入。 该系统可以确定在列地址周期中将编程列地址的哪个读出放大器地址。 将编程的位数与允许的并行位数进行比较。 该系统基于比较产生一组读出放大器地址。 系统生成组，其中包括要编程的总位数在允许的并行位数内。 每组在一个读出放大器地址周期中进行编程。 多个读出放大器地址可以分组编程，同时仍然保留在允许的并行编程位数中。 该系统在写入操作之前进行读取，并产生对应读出放大器地址的分组信息的位图数据。

    存储设备以及存储方法
    4.
    发明申请
    存储设备以及存储方法 审中-公开

    公开(公告)号：WO2015113195A1

    公开(公告)日：2015-08-06

    申请号：PCT/CN2014/071648

    申请日：2014-01-28

    Applicant: 华为技术有限公司

    Inventor： 徐君 ,  徐荣刚 ,  赵俊峰

    IPC: G11C11/00

    CPC classification number: G11C7/04 ,  G11C13/0004 ,  G11C13/0033 ,  G11C13/0069 ,  G11C2013/0088 ,  G11C2213/79

    Abstract: 提出了一种存储设备以及存储方法，存储设备包括：控制模块和存储块，所述存储块由相变材料制成，所述存储块包括多个位线，所述控制模块，用于获取所述多个位线的每个位线上的待写数据，进一步用于沿着所述每个位线将所述待写数据中的至少一组连续的0同时写入到所述存储块。存储设备中的控制模块通过沿着位线将待写数据中的至少一组连续的0同时写入，能够减小热串扰的影响。

    AN APPARATUS AND A METHOD
    6.
    发明申请
    AN APPARATUS AND A METHOD 审中-公开
    一种装置和方法

    公开(公告)号：WO2012093362A1

    公开(公告)日：2012-07-12

    申请号：PCT/IB2012/050040

    申请日：2012-01-04

    Applicant: NOKIA CORPORATION ,  VOUTILAINEN, Martti, Kalevi ,  PASANEN, Pirjo, Marjaana

    Inventor： VOUTILAINEN, Martti, Kalevi ,  PASANEN, Pirjo, Marjaana

    IPC: H01L29/16 ,  B82Y10/00 ,  H01G4/008

    CPC classification number: G11C13/0007 ,  G11C13/0002 ,  G11C13/0069 ,  G11C2013/0073 ,  G11C2013/0088 ,  G11C2213/35

    Abstract: An apparatus comprising: a first electrode; a second electrode comprising graphene; and a dielectric between the first electrode and the second electrode; input circuitry configured to change a charge state of the dielectric by causing electric charges to be trapped in the dielectric; and output circuitry configured to detect a value dependent upon a quantum capacitance of the graphene of the second electrode, wherein the quantum capacitance of the graphene is dependent upon the charge state of the dielectric.

    Abstract translation: 一种装置，包括：第一电极; 包括石墨烯的第二电极; 以及所述第一电极和所述第二电极之间的电介质; 输入电路，其被配置为通过使电荷被捕获在电介质中来改变电介质的电荷状态; 以及输出电路，被配置为检测取决于第二电极的石墨烯的量子电容的值，其中石墨烯的量子电容取决于电介质的电荷状态。

    MEMORY PROGRAMMING USING VARIABLE DATA WIDTH
    7.
    发明申请
    MEMORY PROGRAMMING USING VARIABLE DATA WIDTH 审中-公开
    使用可变数据宽度进行存储器编程

    公开(公告)号：WO2011127563A1

    公开(公告)日：2011-10-20

    申请号：PCT/CA2011/000383

    申请日：2011-04-11

    Applicant: MOSAID TECHNOLOGIES INCORPORATED ,  PYEON, Hong Beom

    Inventor： PYEON, Hong Beom

    IPC: G11C7/00 ,  G11C13/00

    CPC classification number: G11C7/1015 ,  G11C7/1006 ,  G11C13/0004 ,  G11C13/0069 ,  G11C2013/0085 ,  G11C2013/0088

    Abstract: A memory system comprises a memory including a plurality of bits arranged as one or more words. Each bit in each word is capable of being programmed either to a particular logical state or to another logical state. A variable data width controller is in communication with the memory. The variable data width controller comprises an adder to determine a programming number of bits in a word to be programmed into a memory. Each bit to be programmed is in the particular logical state. A partitioning block divides the word in to two or more sub-words when the programming number exceeds a maximum number. A switch is in communication with the partitioning block. The switch sequentially provides one or more write pulses. Each write pulse enables a separate communication path between the memory and one of the word and the sub-words.

    Abstract translation: 存储器系统包括存储器，该存储器包括排列成一个或多个单词的多个位。 每个单词中的每个位都能够被编程到特定的逻辑状态或另一个逻辑状态。 可变数据宽度控制器与存储器通信。 可变数据宽度控制器包括加法器，用于确定要编程到存储器中的一个字中的位的编程位数。 要编程的每个位处于特定的逻辑状态。 当编程号码超过最大数量时，划分块将字分成两个或多个子字。 开关与分区块通信。 开关依次提供一个或多个写入脉冲。 每个写入脉冲使得存储器与字和子字中的一个之间的单独通信路径成为可能。

    ACCESSING MEMORY CELLS IN PARALLEL IN A CROSS-POINT ARRAY
    9.
    发明申请
    ACCESSING MEMORY CELLS IN PARALLEL IN A CROSS-POINT ARRAY 审中-公开
    在一个交叉点阵列中并行存取记忆细胞

    公开(公告)号：WO2015038328A1

    公开(公告)日：2015-03-19

    申请号：PCT/US2014/052763

    申请日：2014-08-26

    Applicant: MICRON TECHNOLOGY, INC.

    Inventor： CASTRO, Hernan

    IPC: G11C11/21 ,  H01L27/115

    CPC classification number: G11C13/003 ,  G06F3/061 ,  G06F3/0658 ,  G06F3/0673 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C13/0097 ,  G11C2013/0088 ,  G11C2213/15 ,  G11C2213/71 ,  G11C2213/77

    Abstract: Methods and structures for accessing memory cells in parallel in a cross-point array include accessing in parallel a first memory cell disposed between a first selected column and a first selected row and a second memory cell disposed between a second selected column different from the first selected column and a second selected row different from the first selected row. Accessing in parallel includes simultaneously applying access biases between the first selected column and the first selected row and between the second selected column and the second selected row. The accessing in parallel is conducted while the cells are in a thresholded condition or while the cells are in a post-threshold recovery period.

    Abstract translation: 用于在交叉点阵列中并行访问存储器单元的方法和结构包括并行地访问设置在第一选定列和第一选定行之间的第一存储器单元和布置在与第一选定列不同的第二选定列之间的第二存储单元 列和与第一选定行不同的第二选定行。 并行访问包括同时在第一所选列和第一选定行之间以及在第二选定列与第二选定行之间应用访问偏移。 在小区处于阈值状态或小区处于阈值后恢复周期时，并行进行访问。

    NON-VOLATILE MEMORY BASED SYNCHRONOUS LOGIC
    10.
    发明申请
    NON-VOLATILE MEMORY BASED SYNCHRONOUS LOGIC 审中-公开
    基于非易失性存储器的同步逻辑

    公开(公告)号：WO2014158149A1

    公开(公告)日：2014-10-02

    申请号：PCT/US2013/034095

    申请日：2013-03-27

    Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

    Inventor： BUCHANAN, Brent Edgar

    IPC: G11C13/00 ,  G11C16/06 ,  G11C16/30

    CPC classification number: G11C13/0069 ,  G11C13/0007 ,  G11C16/06 ,  G11C16/30 ,  G11C2013/0073 ,  G11C2013/0088 ,  G11C2213/75 ,  H03K19/1733

    Abstract: A method for setting resistance states of a first and a second resistive memory element (RME) is disclosed. The method may include coupling, via a common node, a first RME to a second RME. The method may include setting the first RME to either a high voltage resistance state or a low voltage resistance state. The method may include setting the second RME to a different state relative to the state of the first RME, wherein setting the second RME is substantially simultaneous with setting the first RME.

    Abstract translation: 公开了一种用于设置第一和第二电阻性存储元件（RME）的电阻状态的方法。 该方法可以包括经由公共节点将第一RME耦合到第二RME。 该方法可以包括将第一RME设置为高电压电阻状态或低电压状态。 该方法可以包括将第二RME设置为与第一RME的状态不同的状态，其中设置第二RME基本上与设置第一RME同时进行。

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