公开(公告)号：WO2004073057A1

公开(公告)日：2004-08-26

申请号：PCT/JP2003/016441

申请日：2003-12-19

Applicant: 三菱住友シリコン株式会社 ,  梅野 繁 ,  宝来 正隆 ,  佐野 正和 ,  三木 新一郎

Inventor： 梅野 繁 ,  宝来 正隆 ,  佐野 正和 ,  三木 新一郎

IPC: H01L21/324

CPC classification number: H01L21/2605 ,  C30B29/06 ,  C30B33/005 ,  H01L21/261 ,  H01L21/3225 ,  H01L21/76254 ,  Y10S117/916

Abstract: 活性層側シリコンウェーハに酸化性雰囲気で熱処理を施して埋め込み酸化膜を形成する。この埋め込み酸化膜を介して支持側ウェーハに貼り合わせてＳＯＩウェーハを製造する。上記酸化熱処理が、温度をＴ（℃）とし、活性層側シリコンウェーハの格子間酸素濃度を［Ｏｉ］（ａｔｏｍｓ／ｃｍ ３ ）としたとき、次式を満たす。［Ｏｉ］≦２．１２３×１０ ２１ ｅｘｐ（−１．０３５／ｋ（Ｔ＋２７３））

Abstract translation: 通过在氧化气氛中进行热处理，在有源层侧硅晶片中形成掩埋氧化膜。 通过将该有源层侧硅晶片通过该埋入氧化膜与支撑侧晶片接合来制造SOI晶片。 当温度由T（℃）表示，活性层侧硅晶片的间隙氧浓度由[Oi]（原子/ cm 3）表示时，氧化热处理满足下式：[Oi] <= 2.123×10 21 exp（-1.035 / k（T + 273））

公开(公告)号：WO2010052561A1

公开(公告)日：2010-05-14

申请号：PCT/IB2009/007367

申请日：2009-11-09

Applicant: TOYOTA JIDOSHA KABUSHIKI KAISHA ,  YAMAZAKI, Shinya

Inventor： YAMAZAKI, Shinya

IPC: H01L21/26 ,  H01L21/265 ,  H01L21/322

CPC classification number: H01L21/3221 ,  H01L21/2605 ,  H01L21/26506

Abstract: A semiconductor device (100), in which a plurality of crystal defects (14a) for controlling the life time of carries are distributed in a silicon substrate (8), is characterized in that the total number of the crystal defects (14a) that cause a trap level that differs from the energy level of the center of the band gap by less than 0.2 eV, is less than the number of the crystal defects (14a) that cause the trap level that is the closest to the energy level of the center of the band gap among trap levels that differ from the energy level of the center of the band gap by 0.2 eV or more.

Abstract translation: 其中用于控制载体寿命的多个晶体缺陷（14a）分布在硅衬底（8）中的半导体器件（100）的特征在于，导致的晶体缺陷（14a）的总数 与带隙中心的能级不同，小于0.2eV的陷阱电平小于导致最接近中心能级的陷阱电平的晶体缺陷（14a）的数量 的陷波电平之间的带隙的差异不同于带隙中心的能级0.2eV以上。

公开(公告)号：WO2014208404A1

公开(公告)日：2014-12-31

申请号：PCT/JP2014/066069

申请日：2014-06-17

Applicant: 富士電機株式会社

Inventor： 小野澤　勇一 ,  瀧下　博 ,  吉村　尚

IPC: H01L21/322 ,  H01L21/263 ,  H01L21/268 ,  H01L21/329 ,  H01L29/861 ,  H01L29/868

CPC classification number: H01L29/0615 ,  H01L21/2605 ,  H01L21/263 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/268 ,  H01L21/324 ,  H01L29/0834 ,  H01L29/32 ,  H01L29/36 ,  H01L29/66136 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/861 ,  H01L29/868

Abstract: 　まず、ｎ - 型半導体基板のおもて面側におもて面素子構造を形成する。次に、電子線照射および炉アニールにより、ｎ - 型半導体基板全体に欠陥（１２）を形成してキャリアライフタイムを調整する。次に、ｎ - 型半導体基板の裏面を研削してｎ - 型半導体基板の厚さを薄くする。次に、ｎ - 型半導体基板の研削後の裏面側からｎ型不純物をイオン注入し、ｎ - 型半導体基板の裏面の表面層にｎ + 型カソード層（４）を形成する。ｎ - 型半導体基板の裏面側から水素イオン注入（１４）し、ｎ - 型半導体基板の裏面の表面層に、バルク基板の水素濃度以上の水素濃度を有する水素注入領域を形成する。次に、レーザーアニールによりｎ + 型カソード層（４）を活性化させた後、カソード電極を形成する。これにより、漏れ電流の増加や製造ラインの汚染を生じさせることなく、安価に、局所的なキャリアライフタイム制御を行うことができる。

Abstract translation: 首先，在n型半导体衬底的前表面上形成前表面元件结构。 接下来，通过电子束照射或炉退火在n型半导体衬底上形成缺陷（12）来调整载流子寿命。 之后，研磨n型半导体衬底的背面，使n型半导体衬底的厚度减小。 之后，从n型半导体衬底的接地背面注入n型杂质的离子，使n +型阴极层（4）形成在n-型半导体衬底的背面的表面层 半导体衬底。 从n型半导体衬底的背表面注入氢离子（14），使得在背面的表面层中形成氢浓度不低于本体衬底的氢浓度的氢注入区域 n型半导体衬底。 接下来，在通过激光退火激活n +型阴极层（4）之后，形成阴极电极。 因此，可以以低成本执行本地载体寿命控制，而不会引起泄漏电流的增加或生产线的污染。

公开(公告)号：WO2012136998A1

公开(公告)日：2012-10-11

申请号：PCT/GB2012/050758

申请日：2012-04-04

Applicant: ISIS INNOVATION LIMITED ,  WILSHAW, Peter ,  MALLIK, Kanad ,  JORDAN, Doug ,  DE GROOT, Cornelis

Inventor： WILSHAW, Peter ,  MALLIK, Kanad ,  JORDAN, Doug ,  DE GROOT, Cornelis

IPC: H01L21/26 ,  H01L21/265

CPC classification number: H01L21/225 ,  H01L21/02381 ,  H01L21/22 ,  H01L21/2605 ,  H01L21/26506 ,  H01L21/3225 ,  H01L21/3226 ,  H01L21/324 ,  H01L29/16 ,  H01L29/2003 ,  H01L29/225 ,  H01L29/267 ,  H01L29/36

Abstract: Substrates for an electronic circuit and device manufacturing methods are disclosed. According to an embodiment, the substrate comprises: a silicon or germanium wafer impregnated with impurities that form one or more deep energy levels within the band gap of the material forming the wafer, wherein at least one of said deep energy levels is positioned at least 0.3 eV away from the conduction band if the level is a donor level or at least 0.3 eV away from the valence band if the level is an acceptor level; and a device layer formed on a surface of said wafer, said device layer comprising electronically functional components formed in a layer of Periodic Table Group III-V or II-VI material. The wafer may be formed from Cz silicon or Cz germanium, for example.

Abstract translation: 公开了用于电子电路和器件制造方法的衬底。 根据实施例，衬底包括：浸渍有形成晶片的材料的带隙内形成一个或多个深能级的杂质的硅或锗晶片，其中所述深能级中的至少一个位于至少0.3 如果电平是受电子电平，则eV远离导带，如果电平是施主电平或离价带至少0.3eV; 以及形成在所述晶片的表面上的器件层，所述器件层包括形成在周期表III-V族或II-VI族材料层中的电子功能元件。 晶片可以由例如Cz硅或Cz锗形成。

公开(公告)号：WO2014106202A1

公开(公告)日：2014-07-03

申请号：PCT/US2013/078354

申请日：2013-12-30

Applicant: FEI COMPANY

Inventor： LEE, Sang Hoon ,  BLACKWOOD, Jeffrey ,  STONE, Stacey

IPC: H01L21/205

CPC classification number: H01L21/2605 ,  C23C16/045 ,  C23C16/047 ,  H01L21/02115 ,  H01L21/02277 ,  H01L21/0243 ,  H01L21/0262 ,  H01L21/02636 ,  H01L21/28556 ,  H01L21/76879 ,  H01L21/76898

Abstract: A method is provided, along with a corresponding apparatus, for filling a high aspect ratio hole without voids or for producing high aspect ratio structures without voids. A beam having a diameter smaller than the diameter of the hole is directed into the hole to induced deposition beginning in the center region of the hole bottom. After an elongated structure is formed in the hole by the beam-induced deposition, a beam can then be scanned in a pattern at least as large as the hole diameter to fill the remainder of the hole. The high aspect ratio hole can then be cross-sectioned using an ion beam for observation without creating artefacts. When electron-beam-induced deposition is used, the electrons preferably have a high energy to reach the bottom of the hole, and the beam has a low current, to reduce spurious deposition by beam tails.

Abstract translation: 提供了一种方法，连同相应的装置，用于填充没有空隙的高纵横比孔或用于产生没有空隙的高纵横比结构。 直径小于孔直径的梁被引导到孔中以在孔底的中心区域开始诱导沉积。 在通过光束沉积在孔中形成细长结构之后，可以以至少与孔直径一样大的图案扫描光束，以填充孔的其余部分。 然后可以使用离子束对高纵横比孔进行横截面观察而不产生伪影。 当使用电子束感应沉积时，电子优选具有高能量以到达孔的底部，并且光束具有低电流，以减少光束尾部的杂散沉积。

公开(公告)号：WO2012137000A1

公开(公告)日：2012-10-11

申请号：PCT/GB2012/050760

申请日：2012-04-04

Applicant: ISIS INNOVATION LIMITED ,  WILSHAW, Peter ,  MALLIK, Kanad ,  JORDAN, Doug

Inventor： WILSHAW, Peter ,  MALLIK, Kanad ,  JORDAN, Doug

IPC: H01L21/26 ,  H01L21/265 ,  H01L21/322

CPC classification number: H01L21/225 ,  H01L21/02381 ,  H01L21/22 ,  H01L21/2605 ,  H01L21/26506 ,  H01L21/3225 ,  H01L21/3226 ,  H01L21/324 ,  H01L29/16 ,  H01L29/2003 ,  H01L29/225 ,  H01L29/267 ,  H01L29/36

Abstract: According to a disclosed embodiment, there is provided a method of processing a silicon wafer for use in a substrate for an electronic circuit, comprising: impregnating the silicon wafer with impurities that form one or more deep energy levels within the band gap of silicon, wherein at least one of said deep energy levels is positioned at least 0.3 eV away from the conduction band if the level is a donor level or at least 0.3 eV away from the valence band if the level is an acceptor level; and pre-processing the silicon wafer, prior to or after said impregnation step, so that precipitation of oxide during, after, or during and after, said impregnating step is suppressed.

Abstract translation: 根据所公开的实施例，提供了一种处理用于电子电路的基板的硅晶片的方法，包括：在硅的带隙内形成一个或多个深能级的杂质浸渍硅晶片，其中 如果该电平是受电子电平，则该电平是施主电平或离价带至少0.3eV的至少一个所述深能级位于远离导带的至少0.3eV处; 并且在所述浸渍步骤之前或之后对硅晶片进行预处理，从而抑制在所述浸渍步骤期间，之后或期间和之后的氧化物的沉淀。

公开(公告)号：WO2012136999A1

公开(公告)日：2012-10-11

申请号：PCT/GB2012/050759

申请日：2012-04-04

Applicant: ISIS INNOVATION LIMITED ,  WILSHAW, Peter ,  MALLIK, Kanad ,  JORDAN, Doug ,  ASHBURN, Peter ,  DE GROOT, Cornelis

Inventor： WILSHAW, Peter ,  MALLIK, Kanad ,  JORDAN, Doug ,  ASHBURN, Peter ,  DE GROOT, Cornelis

IPC: H01L21/26 ,  H01L21/265

CPC classification number: H01L21/225 ,  H01L21/02381 ,  H01L21/22 ,  H01L21/2605 ,  H01L21/26506 ,  H01L21/3225 ,  H01L21/3226 ,  H01L21/324 ,  H01L29/16 ,  H01L29/2003 ,  H01L29/225 ,  H01L29/267 ,  H01L29/36

Abstract: Methods of processing a silicon wafer for an electronic circuit, substrates for an electronic circuit, and device manufacturing methods are disclosed. According to an embodiment the method of processing a silicon wafer comprises impregnating the silicon wafer with impurities that form one or more deep energy levels within the band gap of silicon, wherein at least one of said deep energy levels is positioned at least 0.3 eV away from the conduction band if the level is a donor level or at least 0.3 eV away from the valence band if the level is an acceptor level, wherein: said impregnating step is performed in such a way that the ratio between the maximum concentration of said impurities in said silicon wafer and the average concentration of said impurities in said silicon wafer is less than 7:1.

Abstract translation: 公开了用于电子电路的硅晶片的处理方法，电子电路用基板及其制造方法。 根据实施例，处理硅晶片的方法包括用在硅的带隙内形成一个或多个深能级的杂质浸渍硅晶片，其中所述深能级中的至少一个位于距离 如果该水平是受体水平，则该水平是施主水平或离价带至少0.3eV的导带，其中：所述浸渍步骤以这样的方式进行，使得所述杂质的最大浓度 所述硅晶片和所述硅晶片中所述杂质的平均浓度小于7:1。

公开(公告)号：WO1991009425A1

公开(公告)日：1991-06-27

申请号：PCT/HU1989000061

申请日：1989-12-07

Applicant: TELEKI, Péter

IPC: H01L29/36

CPC classification number: H01L29/47 ,  H01L21/2605 ,  H01L29/16 ,  H01L29/45 ,  H01L29/51 ,  H01S5/3068 ,  H01S5/3086

Abstract: In a method of manufacturing a solid-state, particularly a semiconductor device, comprising the steps of treating a surface of a carrier body, covering the treated surface with an active layer system including at least one thin layer, the active layer system determining an outer surface of the device, then depositing a covering thin layer on the outer surface, at least partly at least one of the thin layers is doped or connected with an isotope having decay product influencing at least one predetermined physicaly property of a selected thin layer, the isotope being present in an amount causing modification of the predetermined physical property after a predetermined period. The proposed solid-state device, comprising a carrier body, a thin layer system including at least one thin layer determining an outer surface of the device and a covering layer for protecting the outer surface, is completed or made with an inner part or at least one thin layer including at one or more radioactive doping component for influencing at least one characteristic physical property of the active layer system.

Abstract translation: 在制造固体，特别是半导体器件的方法中，包括以下步骤：处理载体主体的表面，用包括至少一个薄层的活性层系统覆盖处理过的表面，活性层系统确定外层 然后在外表面上沉积覆盖薄层，至少部分地薄层中的至少一个被掺杂或与具有影响选定薄层的至少一个预定物理性质的衰变产物的同位素连接， 同位素在预定时间段之后以导致预定物理性质的改变的量存在。 所提出的固体装置包括载体主体，薄层系统，其包括至少一个确定装置的外表面的薄层和用于保护外表面的覆盖层，完成或由内部部分或至少 一个薄层，包括一个或多个放射性掺杂组分，用于影响有源层系统的至少一个特征物理性质。