Abstract:
박막 게터가 제공된다. 기판, 및 상기 기판 상의 흡수층을 포함하되, 상기 흡수층은, 타겟 가스를 흡수하는 게터재, 및 상기 타겟 가스의 이동 경로를 제공하는 보조재를 포함하되, 상기 게터재는, 상기 보조재에 의해 복수의 게터 영역으로 구분될 수 있다.
Abstract:
실시 예에 의한 웨이퍼 제조 방법은 1E17 atoms/㎤ 이하의 저농도로 도핑된 도펀트를 포함하며, 0.2 Ω·㎝ 이상의 비저항을 가지며, 보이드 결함을 갖지 않는 기판을 준비하는 단계와, 준비된 기판을 급속 열처리하는 단계와, 급속 열처리된 기판에서 질화막을 제거하는 단계와, 기판을 어닐링하는 단계와 어닐링된 기판 위에 에피텍셜층을 형성하는 단계를 포함한다.
Abstract:
본 발명의 일 실시예에 의하면, 기판 처리 방법은, 실리콘을 포함하는 기판을 챔버에 배치하는 단계; 상기 기판의 표면을 불화암모늄(NH4F) 또는 불화수소 암모늄(NH4F(HF))에 노출시키는 반응 단계; 그리고 상기 기판을 어닐링하면서 플라즈마에 노출시키는 어닐링 단계를 포함한다.
Abstract:
본 발명은 반도체와 금속 사이에 형성되는 오믹접촉 및 오믹접촉 형성방법에 있어서, 탄화규소 기판 상부에 니켈층 및 티타늄층을 적층하는 단계와; 열처리를 통해 니켈/티타늄 오믹접촉을 형성하는 단계를 포함하는 것을 기술적 요지로 한다. 이에 의해 본 발명의 오믹접촉은 탄화규소와 우수한 반응성을 통해 니켈실리사이드의 형성이 용이하며, 카본 클러스터의 형성이 방지되어 균일한 계면을 가지는 효과를 얻을 수 있다.
Abstract:
본딩 장치의 본딩 헤드는 베이스 블록과, 상기 베이스 블록 상에 구비되고, 외부로부터 인가되는 전원에 의해 열을 발생하여 칩을 가열하기 위한 발열체를 내장하며, 진공력을 제공하기 위해 상부면까지 연장하는 제1 진공 라인 및 제2 진공 라인을 갖는 가열 블록 및 상기 가열 블록 상에 상기 제1 진공 라인의 진공력에 의해 고정되며, 칩을 진공력으로 고정하기 위해 상기 제2 진공 라인과 연결되는 진공홀을 갖는 흡착판을 포함할 수 있다.
Abstract:
냉매(C)가 순환되기 위한 유로(12)가 형성된 베이스(10), 베이스(10)의 상면 상에 유로(12)를 커버하며 반도체 웨이퍼가 안착되기 위한 위한 커버(20), 및 베이스(10)에 형성된 유로(12)의 저면으로부터 수직하게 돌출되어 냉매(C)의 흐름에 대하여 와류(X)를 형성하여 냉매(C)로부터 커버(20)에 대하여 직접적인 냉각 에너지를 열전달을 하기 위한 열전달 핀(30)으로 이루어지며, 상기 열전달 핀(30)은 유로(12)의 저면(12a) 상에서 유로(12)의 곡률 방향에 평행이 되도록 복수개로 구비되며, 상기 열전달 핀(30)은 동일한 유로(12)의 저면에서 서로 곡률 반경을 달리하는 다중 배열을 가지며, 다중 배열을 이루는 각 열전달 핀(30)의 각 전후면이 서로 겹치지 않도록 배열되는 반도체 웨이퍼 냉각 척이 제공된다.
Abstract:
본 개시는 반도체 웨이퍼 세정 방법에 있어서, 웨이퍼를 준비하는 단계; 웨이퍼를 건식 세정 하는 단계;그리고, 웨이퍼를 습식 세정 하는 단계;를 포함하며, 웨이퍼를 습식 세정 하는 단계;에서, 웨이퍼를 가열하는 것을 특징으로 하는 반도체 웨이퍼 세정방법에 관한 것이다.
Abstract:
본 발명은 a) 바륨염, 주석염, 과산화수소수 및 유기산을 포함하는 혼합용액에 알칼리 수용액을 첨가하여 비정질 침전물을 침전시키는 단계; b) 상기 비정질 침전물이 포함된 혼합용액을 예열처리하여 결정질 BaSnO 3 전구체 물질을 제조하는 단계; c) 상기 결정질 BaSnO 3 전구체 물질을 극성 유기용매에 분산시켜 분산액을 제조하는 단계; d) 상기 분산액을 기판 상에 도포하는 단계; 및 e) 상기 기판 상에 도포된 분산액을 열처리하여 페로브스카이트 구조의 BaSnO 3 박막을 제조하는 단계;를 포함하는 BaSnO 3 박막의 저온 제조 방법에 관한 것이다.
Abstract:
In an embodiment, a wide bandgap semiconductor power device, includes a wide bandgap semiconductor substrate layer; an epitaxial semiconductor layer disposed above the wide bandgap semiconductor substrate layer; a gate dielectric layer disposed directly over a portion of the epitaxial semiconductor layer; and a gate electrode disposed directly over the gate dielectric layer. The gate electrode includes an in-situ doped semiconductor layer disposed directly over the gate dielectric layer and a metal-containing layer disposed directly over the in-situ doped semiconductor layer.