公开(公告)号：WO2019123745A1

公开(公告)日：2019-06-27

申请号：PCT/JP2018/034651

申请日：2018-09-19

Applicant: 国立研究開発法人産業技術総合研究所

Inventor： 大曲　新矢 ,  山田　英明 ,  茶谷原　昭義 ,  杢野　由明

IPC: C30B29/04 ,  C23C16/27 ,  H01L29/47 ,  H01L29/872

CPC classification number: C23C16/27 ,  C30B29/04 ,  H01L29/47 ,  H01L29/872

Abstract: 転位密度を低減した単結晶ダイヤモンドを提供する。単結晶ダイヤモンド（１０）は、単結晶ダイヤモンド層（２，３）を備える。単結晶ダイヤモンド層（２）は、ダイヤモンド基板（１）上に形成され、点欠陥を含む。単結晶ダイヤモンド層（３）は、単結晶ダイヤモンド層（２）上に配置される。単結晶ダイヤモンド層（２，３）は、ダイヤモンド基板よりも低い転位密度を有する。

公开(公告)号：WO2018186313A1

公开(公告)日：2018-10-11

申请号：PCT/JP2018/013935

申请日：2018-03-30

Applicant: 株式会社デンソー ,  トヨタ自動車株式会社

Inventor： 森野　友生 ,  永岡　達司 ,  高橋　一平

IPC: H01L29/861 ,  H01L29/47 ,  H01L29/868 ,  H01L29/872

CPC classification number: H01L29/47 ,  H01L29/861 ,  H01L29/868 ,  H01L29/872

Abstract: ショットキー電極（４）と第２導電型層（１１）やドリフト層（２）とのコンタクトについて、ＳＢＤ（１０）でのオン抵抗Ｒｏｎ（ＳＢＤ）とＰＮダイオードでのオン抵抗Ｒｏｎ（ＰＮＤ）とが、Ｒｏｎ（ＳＢＤ）×１０ ５ ＜Ｒｏｎ（ＰＮＤ）の関係を満たすようにする。また、第２導電型層（１１）の表面とショットキー電極（４）とのコンタクトが絶縁状態にならないようにする。

公开(公告)号：WO2018148008A1

公开(公告)日：2018-08-16

申请号：PCT/US2018/014888

申请日：2018-01-23

Applicant: QUALCOMM INCORPORATED

Inventor： GU, Shiqun ,  TAO, Gengming ,  HAMMOND, Richard ,  DUTTA, Ranadeep ,  NOWAK, Matthew Michael ,  CAROBOLANTE, Francesco

IPC: H01L29/93

CPC classification number: H01L29/93 ,  H01L21/8221 ,  H01L21/8258 ,  H01L23/642 ,  H01L23/645 ,  H01L23/66 ,  H01L24/13 ,  H01L27/0629 ,  H01L27/0635 ,  H01L27/0658 ,  H01L27/0688 ,  H01L29/20 ,  H01L29/22 ,  H01L29/47 ,  H01L29/66174 ,  H01L29/66242 ,  H01L29/7371 ,  H01L2223/6677 ,  H01L2224/13025 ,  H01L2224/13082 ,  H01L2224/13101 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13169 ,  H03H11/04 ,  H03H11/342 ,  H01L2924/00014 ,  H01L2924/014

Abstract: A tunable capacitor may include a first terminal having a first semiconductor component with a first polarity. The tunable capacitor may also include a second terminal having a second semiconductor component with a second polarity. The second component may be adjacent to the first semiconductor component. The tunable capacitor may further include a first conductive material electrically coupled to a first depletion region at a first sidewall of the first semiconductor component.

公开(公告)号：WO2018017946A1

公开(公告)日：2018-01-25

申请号：PCT/US2017/043269

申请日：2017-07-21

Applicant: PAKAL TECHNOLOGIES LLC

Inventor： BLANCHARD, Richard A. ,  RODOV, Vladimir ,  AKIYAMA, Hidenori ,  TWORZYDLO, Woytek

IPC: H01L29/745 ,  H01L29/08 ,  H01L29/47 ,  H01L29/45

CPC classification number: H01L29/7396 ,  H01L27/0716 ,  H01L29/083 ,  H01L29/0839 ,  H01L29/105 ,  H01L29/456 ,  H01L29/47 ,  H01L29/7455 ,  H01L29/7813 ,  H01L29/7839

Abstract: An insulated gate turn-off (IGTO) device, formed as a die, has a layered structure including a p+ layer (e.g., a substrate), an n- epi layer, a p-well, vertical insulated gate electrodes formed in the p-well, and n+ regions between the gate electrodes, so that vertical npn and pnp transistors are formed. The device is formed of a matrix of cells. To turn the device on, a positive voltage is applied to the gate electrodes, referenced to the cathode. The cells further contain a vertical p-channel MOSFET, for shorting the base of the npn transistor to its emitter, to turn the npn transistor off when the p-channel MOSFET is turned on by a slight negative voltage applied to the gate. The p-channel MOSFET includes a Schottky source formed in the top surface of the npn transistor emitter.

Abstract translation: 形成为管芯的绝缘栅极关断（IGTO）器件具有包括p +层（例如，衬底），n-epi层，p阱等的分层结构。 形成在p阱中的垂直绝缘栅电极和栅电极之间的n +区，从而形成垂直的npn和pnp晶体管。 该设备由单元矩阵组成。 要打开设备，以阴极为参考，将正电压施加到栅电极。 单元还包含垂直p沟道MOSFET，用于将npn晶体管的基极与其发射极短路，当p沟道MOSFET由施加到栅极的轻微负电压导通时关断npn晶体管。 p沟道MOSFET包括在npn晶体管发射极的顶部表面形成的肖特基源极。

公开(公告)号：WO2018004700A1

公开(公告)日：2018-01-04

申请号：PCT/US2016/040877

申请日：2016-07-01

Applicant: INTEL CORPORATION

Inventor： MANIPATRUNI, Sasikanth ,  ANURAG, Chaudhry ,  NIKONOV, Dmitri E. ,  CHAWLA, Jasmeet S. ,  WIEGAND, Christopher J. ,  KANWALJIT, Singh ,  AVCI, Uygar E. ,  YOUNG, Ian A.

IPC: H01L29/78 ,  H01L21/8238 ,  H01L29/66

CPC classification number: H01L29/66984 ,  B82Y10/00 ,  H01L21/28537 ,  H01L21/28581 ,  H01L29/0669 ,  H01L29/0673 ,  H01L29/1054 ,  H01L29/16 ,  H01L29/20 ,  H01L29/24 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/45 ,  H01L29/452 ,  H01L29/456 ,  H01L29/47 ,  H01L29/475 ,  H01L29/66356 ,  H01L29/66439 ,  H01L29/66469 ,  H01L29/7391 ,  H01L29/775 ,  H01L29/7849 ,  H01L29/785 ,  H01L29/78654 ,  H01L29/78681

Abstract: Embodiments herein describe techniques for a semiconductor device comprising a channel having a first semiconductor material; a source contact coupled to the channel, comprising a first Heusler alloy; and a drain contact coupled to the channel, comprising a second Heusler alloy. The first Heusler alloy is lattice-matched to the first semiconductor material within a first predetermined threshold. A first Schottky barrier between the channel and the source contact, and a second Schottky barrier between the channel and the drain contact are negative, or smaller than another predetermined threshold. The source contact and the drain contact can be applied to a strained silicon transistor, an III-V transistor, a tunnel field-effect transistor, a dichalcogenide (MX2) transistor, and a junctionless nanowire transistor.

Abstract translation: 这里的实施例描述了用于包括具有第一半导体材料的沟道的半导体器件的技术; 耦合到所述通道的源极触点，包括第一赫斯勒合金; 以及耦合到通道的漏极触点，其包括第二赫斯勒合金。 第一赫斯勒合金在第一预定阈值内与第一半导体材料晶格匹配。 沟道与源极接触之间的第一肖特基势垒以及沟道与漏极接触之间的第二肖特基势垒是负的或小于另一预定阈值。 源极触点和漏极触点可应用于应变硅晶体管，III-V晶体管，隧道场效应晶体管，二硫族化合物（MX2）晶体管和无结纳米线晶体管。

公开(公告)号：WO2017183375A1

公开(公告)日：2017-10-26

申请号：PCT/JP2017/011344

申请日：2017-03-22

Applicant: 三菱電機株式会社

Inventor： 海老原　洪平 ,  古橋　壮之 ,  田中　貴規

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/329 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12 ,  H01L29/47 ,  H01L29/872

CPC classification number: H01L29/872 ,  H01L21/28 ,  H01L29/06 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/41741 ,  H01L29/47 ,  H01L29/78 ,  H01L29/7811

Abstract: 半導体装置（１００）は、オフ角を持つ半導体基板（４）上に形成されたｎ型のドリフト層（１）と、ドリフト層（１）内に形成された複数のｐ型ピラー領域（２）と、ｐ型ピラー領域（２）を含むドリフト層（１）の上に形成された表面電極（５）とを備える。ｐ型ピラー領域（２）を含むドリフト層（１）の表層部には、活性領域を取り囲むように、ｐ型の半導体領域である耐圧保持構造（３）が複数個形成されている。複数のｐ型ピラー領域（２）のそれぞれは、半導体基板（４）のオフ角の方向へ伸びるライン状である。複数の耐圧保持構造（３）のそれぞれは、平面視で、ｐ型ピラー領域（２）と平行に伸びる辺と、ｐ型ピラー領域（２）と直交する辺とを含むフレーム状である。

Abstract translation:

所述的半导体器件（100），形成在半导体衬底上，n型漂移层（4）具有的偏离角（1），形成在所述漂移层（1）中的多个 以及在包括p型柱区（2）的漂移层（1）上形成的表面电极（5）。 作为p型半导体区域的多个击穿电压保持结构（3）形成在包括p型柱区域（2）的漂移层（1）的表面层部分中以围绕有源区域。 多个p型柱状区域（2）中的每一个具有沿半导体衬底（4）的偏离角方向延伸的线形状。 所述多个耐压保持结构（3），在平面视图中的，框状，其包括平行于所述p型柱区域（2）延伸的侧，和一个侧面垂直于所述p型柱区域（2）。

公开(公告)号：WO2017085842A1

公开(公告)日：2017-05-26

申请号：PCT/JP2015/082605

申请日：2015-11-19

Applicant: 株式会社島津製作所

Inventor： 徳田　敏 ,  吉牟田　利典 ,  岸原　弘之 ,  和田　幸久

IPC: H01L27/146 ,  G01T1/20 ,  G01T1/24 ,  G01T7/00 ,  H01L21/60 ,  H01L29/47 ,  H01L29/872 ,  H01L31/108

CPC classification number: G01T1/20 ,  G01T1/24 ,  G01T7/00 ,  H01L27/146 ,  H01L29/47 ,  H01L29/872 ,  H01L31/108 ,  H01L2224/16225 ,  H01L2224/73204

Abstract: 　この発明の放射線検出器は、ショットキー電極１５ｃに形成された最表面の電極１５ａの材料と当該ショットキー電極１５ｃの材料とにおける相互拡散係数が、最表面の電極１５ａの材料とＡｌ（アルミニウム）とにおける相互拡散係数よりも小さくなるように、ショットキー電極１５ｃが形成されている。したがって、最表面の電極１５ａの材料がショットキー電極１５ｃ中に拡散することなくショットキー機能を維持しつつ、ショットキー電極１５ｃの材料が最表面の電極１５ａ中に拡散することなく最表面の電極１５ａの合金化を防止することができる。その結果、低リーク電流で、さらに機械的強度・信頼性の高い接合が得られる。

Abstract translation:

本发明的放射线检测器，该材料和它在肖特基电极15C形成在最表面的电极15a的肖特基电极15c的材料的相互扩散系数是最外面的电极 肖特基电极15c形成为小于Al的材料与Al与铝（Al）的材料的相互扩散系数。 因此，在保持肖特基功能，而不在最表面的电极15a的材料扩散到肖特基电极15c中，没有肖特基电极15c的材料的电极的最外表面的最外表面的电极15a被扩散 可以防止15a的合金化。 结果，可以获得具有低漏电流和更高机械强度和可靠性的接合。

公开(公告)号：WO2017079512A1

公开(公告)日：2017-05-11

申请号：PCT/US2016/060454

申请日：2016-11-04

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： BI, Xiaochuan ,  KRAKOWSKI, Tracey, L. ,  BANERJEE, Suman

IPC: H01L27/06 ,  H01L21/70 ,  H01L29/864

CPC classification number: H01L29/864 ,  H01L21/26513 ,  H01L21/76224 ,  H01L23/66 ,  H01L27/0629 ,  H01L27/0664 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/0821 ,  H01L29/161 ,  H01L29/165 ,  H01L29/47 ,  H01L29/66159 ,  H01L29/66575 ,  H01L29/7371 ,  H01L29/7378 ,  H01L29/7848 ,  H01L2223/6683

Abstract: In described examples, a vertically oriented BARITT diode (108) is formed in an integrated circuit (100). The BARITT diode (108) has a source (126) proximate to a top surface of a substrate (102) of the integrated circuit (100), a drift region (128) immediately below the source (126) in semiconductor material of the substrate (102), and a collector (130) in the semiconductor material of the substrate (102) immediately below the drift region (128). A dielectric isolation structure (132) laterally surrounds the drift region (128), extending from the source (126) to the collector (130). The source (126) may optionally include a silicon germanium layer or may optionally include a Schottky barrier contact.

Abstract translation: 在所描述的示例中，在集成电路（100）中形成垂直取向BARITT二极管（108）。 BARITT二极管（108）具有靠近集成电路（100）的衬底（102）的顶表面的源极（126），在衬底的半导体材料中的源极（126）正下方的漂移区域（128） （102）以及位于漂移区（128）正下方的衬底（102）的半导体材料中的集电极（130）。 介电隔离结构（132）横向围绕漂移区（128），从源极（126）延伸到集电极（130）。 源（126）可以可选地包括硅锗层或者可以可选地包括肖特基势垒接触。

公开(公告)号：WO2016151704A1

公开(公告)日：2016-09-29

申请号：PCT/JP2015/058587

申请日：2015-03-20

Applicant: 株式会社日立製作所

Inventor： 寺野　昭久 ,  土屋　朋信 ,  望月　和浩

IPC: H01L29/872 ,  H01L21/338 ,  H01L29/47 ,  H01L29/812

CPC classification number: H01L29/47 ,  H01L29/812 ,  H01L29/872

Abstract: 　窒化物半導体上に絶縁膜が形成された場合でも、リーク電流発生が抑制された窒化物半導体素子、及びそれを搭載した電力変換装置を提供する。　窒化物半導体表面を酸素含有雰囲気中で高温アニールして、当該表面領域にＧａ酸化物が含まれる層を形成する。これにより同表面領域の平均的なバンドギャップが初期の窒化物半導体よりも大きくなるため、その上に絶縁膜を形成してもリーク電流経路の発生を抑制できる。

Abstract translation: 提供：即使在氮化物半导体上形成绝缘膜的情况下也能够抑制漏电流的产生的氮化物半导体元件; 以及其中安装有氮化物半导体元件的功率转换装置。 公开了一种氮化物半导体元件，其中氮化物半导体表面在含氧气氛中在高温下退火，并且在表面区域中形成含Ga氧化物的层。 因此，由于表面区域的平均带隙变得大于初始氮化物半导体的平均带隙，所以即使在氮化物半导体上形成绝缘膜，也可以抑制漏电流路径的产生。

公开(公告)号：WO2016064702A1

公开(公告)日：2016-04-28

申请号：PCT/US2015/056151

申请日：2015-10-19

Applicant: SILANNA SEMICONDUCTOR U.S.A., INC.

Inventor： NYGAARD, Paul, A. ,  STUBER, Michael, A.

IPC: H01L29/786

CPC classification number: H01L27/1203 ,  H01L21/265 ,  H01L21/32053 ,  H01L21/84 ,  H01L27/0629 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/47 ,  H01L29/66143 ,  H01L29/66477 ,  H01L29/7839 ,  H01L29/78612 ,  H01L29/872

Abstract: A semiconductor structure is formed with an active layer having an active device including a body region. The active device is formed by top side processing in and on a top side of a semiconductor on insulator wafer. A damaged region is formed within a portion of the body region by bottom side processing at a bottom side of the semiconductor on insulator wafer, the damaged region having a structure sufficient to prevent a kink effect and self-latching in operation of the active device.

Abstract translation: 半导体结构形成有具有活性器件的有源层，其包括体区。 有源器件通过在半导体绝缘体晶片的顶侧中和顶侧处理形成。 通过在半导体绝缘体晶片的底侧处的底侧处理，在体区域的一部分内形成受损区域，该受损区域具有足以防止在有源器件的操作中的扭结效应和自锁存的结构。