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    SEMICONDUCTOR DEVICE WITH RELEASED SOURCE AND DRAIN
    1.
    发明申请
    SEMICONDUCTOR DEVICE WITH RELEASED SOURCE AND DRAIN 审中-公开
    具有释放源和漏极的半导体器件

    公开(公告)号：WO2018009162A1

    公开(公告)日：2018-01-11

    申请号：PCT/US2016/040900

    申请日：2016-07-02

    Applicant: INTEL CORPORATION

    Inventor： RACHMADY, Willy ,  GARDNER, Sanaz K. ,  MOHAPATRA, Chandra S. ,  METZ, Matthew V. ,  DEWEY, Gilbert ,  MA, Sean T. ,  KAVALIEROS, Jack T. ,  MURTHY, Anand S. ,  GHANI, Tahir

    IPC: H01L29/78 ,  H01L29/423

    CPC classification number: H01L29/785 ,  H01L29/0673 ,  H01L29/41791 ,  H01L29/66469 ,  H01L29/66795 ,  H01L29/775

    Abstract: Embodiments are generally directed to a semiconductor device with released source and drain. An embodiment of a method includes etching a buffer layer of a semiconductor device to form a gate trench under a gate channel portion of a channel layer of the device; filling the gate trench with an oxide material to form an oxide isolation layer; etching one or more source/drain contact trenches in an interlayer dielectric (ILD) layer for source and drain regions of the device; etching the oxide isolation layer within the one or more source/drain contact trenches to form one or more cavities under a source/drain channel in the source and drain regions, wherein the etching of each contact trench is to expose all sides of the source/drain channel; and depositing contact metal in the one or more contact trenches, including depositing the contact metal in the cavities under the source/drain channel.

    Abstract translation: 实施例通常针对具有释放源极和漏极的半导体器件。 一种方法的实施例包括：蚀刻半导体器件的缓冲层以在器件的沟道层的栅极沟道部分下方形成栅极沟槽; 用氧化物材料填充栅极沟槽以形成氧化物隔离层; 蚀刻用于所述器件的源极和漏极区域的层间介电（ILD）层中的一个或多个源极/漏极接触沟槽; 刻蚀所述一个或多个源极/漏极接触沟槽内的所述氧化物隔离层以在所述源极和漏极区域中的源极/漏极沟道下方形成一个或多个空腔，其中每个接触沟槽的所述蚀刻将暴露所述源极/ 排水渠道; 以及在一个或多个接触沟槽中沉积接触金属，包括将接触金属沉积在源/漏沟道下方的空腔中。

    RESISTANCE REDUCTION UNDER TRANSISTOR SPACERS
    2.
    发明申请
    RESISTANCE REDUCTION UNDER TRANSISTOR SPACERS 审中-公开
    电阻间隔下的电阻降低

    公开(公告)号：WO2017052591A1

    公开(公告)日：2017-03-30

    申请号：PCT/US2015/052235

    申请日：2015-09-25

    Applicant: INTEL CORPORATION

    Inventor： WEBER, Cory E. ,  MORARKA, Saurabh ,  JHAVERI, Ritesh ,  GLASS, Glenn A. ,  LIAO, Szuya S. ,  MURTHY, Anand S.

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/41791 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785

    Abstract: Techniques are disclosed for resistance reduction under transistor spacers. In some instances, the techniques include reducing the exposure of source/drain (S/D) dopants to thermal cycles, thereby reducing the diffusion and loss of S/D dopants to surrounding materials. In some such instances, the techniques include delaying the epitaxial deposition of the doped S/D material until near the end of the transistor formation process flow, thereby avoiding the thermal cycles earlier in the process flow. For example, the techniques may include replacing the S/D regions (e.g., native fin material in the regions to be used for the transistor S/D) with sacrificial S/D material that can then be selectively etched and replaced by highly doped epitaxial S/D material later in the process flow. In some cases, the selective etch may be performed through S/D contact trenches formed in overlying insulator material over the sacrificial S/D.

    Abstract translation: 公开了在晶体管间隔物下进行电阻降低的技术。 在某些情况下，这些技术包括减少源/漏（S / D）掺杂剂暴露于热循环，从而减少S / D掺杂剂对周围材料的扩散和损失。 在一些这样的情况下，这些技术包括延迟掺杂的S / D材料的外延沉积直到晶体管形成工艺流程的结束，从而避免了工艺流程中早期的热循环。 例如，这些技术可以包括用牺牲S / D材料代替S / D区域（例如，用于晶体管S / D的区域中的天然散热材料），然后可以选择性地蚀刻并用高掺杂的外延 S / D材料后期的流程。 在一些情况下，选择性蚀刻可以通过在牺牲S / D上形成在覆盖绝缘体材料上的S / D接触沟槽进行。

    FINFET WITH MERGED FINS AND VERTICAL SILICIDE
    4.
    发明申请
    FINFET WITH MERGED FINS AND VERTICAL SILICIDE 审中-公开
    具有合并的FINS和垂直硅胶的FINFET

    公开(公告)号：WO2013101790A2

    公开(公告)日：2013-07-04

    申请号：PCT/US2012/071579

    申请日：2012-12-24

    Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION

    Inventor： BRYANT, Andres ,  BASKER, Veeraraghavan, S. ,  BU, Huiming ,  HAENSCH, Wilfried ,  LEOBANDUNG, Effendi ,  LIN, Chung-hsun ,  STANDAERT, Theordorus, E. ,  YAMASHITA, Tenko ,  YEH, Chun-chen

    IPC: H01L27/12 ,  H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/41791 ,  H01L29/66795

    Abstract: A method is provided for fabricating a finFET device. Fin structures are formed over a BOX layer. The fin structures include a semiconductor layer and extend in a first direction. A gate stack is formed on the BOX layer over the fin structures and extending in a second direction. The gate stack includes a high-K dielectric layer and a metal gate. Gate spacers are formed on sidewalls of the gate stack, and an epi layer is deposited to merge the fin structures. Ions are implanted to form source and drain regions, and dummy spacers are formed on sidewalls of the gate spacers. The dummy spacers are used as a mask to recess or completely remove an exposed portion of the epi layer. Silicidation forms silicide regions that abut the source and drain regions and each include a vertical portion located on the vertical sidewall of the source or drain region.

    Abstract translation: 提供了一种用于制造finFET器件的方法。 翅片结构形成在BOX层上。 翅片结构包括半导体层并沿第一方向延伸。 栅极叠层形成在鳍状结构上的BOX层上并沿第二方向延伸。 栅极堆叠包括高K电介质层和金属栅极。 栅极间隔物形成在栅极堆叠的侧壁上，并且沉积外延层以使翅片结构合并。 植入离子以形成源极和漏极区，并且在栅极间隔物的侧壁上形成虚设间隔物。 虚拟间隔物用作掩模以凹进或完全去除外延层的暴露部分。 硅化形成邻接源极和漏极区域的硅化物区域，并且每个都包括位于源极或漏极区域的垂直侧壁上的垂直部分。

    WRAP-AROUND CONTACTS FOR FINFET AND TRI-GATE DEVICES
    6.
    发明申请
    WRAP-AROUND CONTACTS FOR FINFET AND TRI-GATE DEVICES 审中-公开
    FINFET和三门设备的缠绕接头

    公开(公告)号：WO2011087605A2

    公开(公告)日：2011-07-21

    申请号：PCT/US2010/058670

    申请日：2010-12-02

    Applicant: INTEL CORPORATION ,  CEA, Stephen M. ,  MEHANDRU, Rishabh ,  SHIFREN, Lucian ,  KUHN, Kelin

    Inventor： CEA, Stephen M. ,  MEHANDRU, Rishabh ,  SHIFREN, Lucian ,  KUHN, Kelin

    CPC classification number: H01L29/785 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/7848 ,  H01L2029/7858

    Abstract: A semiconductor device comprises a substrate and a semiconductor body formed on the substrate. The semiconductor body comprises a source region; and a drain region. The source region or the drain region, or combinations thereof, comprises a first side surface, a second side surface, and a top surface. The first side surface is opposite the second side surface, the top surface is opposite the bottom surface. The source region or the drain region, or combinations thereof, comprise a metal layer formed on the substantially all of the first side surface, substantially all of the second side surface, and the top surface.

    Abstract translation: 半导体器件包括形成在衬底上的衬底和半导体本体。 半导体主体包括源极区域; 和漏区。 源区或漏区，或其组合包括第一侧表面，第二侧表面和顶表面。 第一侧表面与第二侧表面相对，顶表面与底表面相对。 源极区域或漏极区域或其组合包括形成在基本上所有第一侧表面上的基本上所有的第二侧表面和顶表面上的金属层。

    半導体装置及びその製造方法
    7.
    发明申请
    半導体装置及びその製造方法 审中-公开
    半导体器件及其制造方法

    公开(公告)号：WO2010103714A1

    公开(公告)日：2010-09-16

    申请号：PCT/JP2010/000395

    申请日：2010-01-25

    Applicant: パナソニック株式会社 ,  中林隆

    Inventor： 中林隆

    IPC: H01L29/786

    CPC classification number: H01L29/785 ,  H01L29/41791 ,  H01L29/66795

    Abstract: 　半導体装置は、シリコンからなる基板（１００）の上に形成され、それぞれ互いに間隔をおき且つ並列に配置された直方体状の複数のソース拡散層（１１０）及び複数のドレイン拡散層（１１１）（Ｆｉｎ部）と、複数のＦｉｎ部の上に、各Ｆｉｎ部と交差すると共にそれぞれゲート絶縁膜（１０５）を介在させて形成されたゲート電極（１０６）とを有している。複数のＦｉｎ部における少なくとも一方の端部には、少なくとも２つのＦｉｎ部と電気的に接続されたソース拡散層部コンタクトプラグ（１２０）が形成されている。

    Abstract translation: 公开了一种半导体器件，包括由多个源极扩散层（110）和多个漏极扩散层（111）组成的鳍部分; 并且通过栅极绝缘层（105）在所述鳍部上形成与所述鳍部相交的栅电极（106）。 源极扩散层（110）和漏极扩散层（111）在由硅树脂构成的基板（100）上形成为长方体的形式，并且平行排列并间隔一定距离。 在翅片部分的至少一个端部形成有用于源极扩散层的接触插塞（120），其电连接到至少两个翅片部分。

    TRANSISTOR A EFFET DE CHAMP A CONTACTS ELECTRIQUES ALTERNES
    8.
    发明申请
    TRANSISTOR A EFFET DE CHAMP A CONTACTS ELECTRIQUES ALTERNES 审中-公开
    具有替代电气触点的场效应晶体管

    公开(公告)号：WO2008155379A2

    公开(公告)日：2008-12-24

    申请号：PCT/EP2008/057773

    申请日：2008-06-19

    Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ,  MAYER, Frédéric ,  CLAVELIER, Laurent ,  POIROUX, Thierry ,  BILLIOT, Gérard

    Inventor： MAYER, Frédéric ,  CLAVELIER, Laurent ,  POIROUX, Thierry ,  BILLIOT, Gérard

    IPC: H01L29/786 ,  H01L21/336 ,  H01L29/423

    CPC classification number: H01L29/7855 ,  H01L29/41791 ,  H01L29/66795

    Abstract: Transistor a effet de champ (100) comportant : - une couche support (104), - une pluralité de zones actives (106) a base de semi-conducteur, chaque zone active étant destinée a former un canal et disposée entre deux grilles (112) situées l'une a cote de l'autre consécutivement, les zones actives et les grilles étant disposées sur Ia couche support, chaque grille comportant une première face du cote de Ia couche support et une seconde face opposée a Ia première face, - Ia seconde face d'une première des deux grilles étant reliée électriquement a un premier contact électrique (118, 122, 124) réalisé sur Ia seconde face de ladite première des deux grilles, et Ia première face d'une seconde des deux grilles étant reliée électriquement a un second contact électrique (118, 130, 132) traversant Ia couche support, les grilles du transistor n'étant pas reliées électriquement entre elles.

    Abstract translation: 场效应晶体管（100）包括： - 支撑层（104）， - 多个基于半导体的有源区（106），每个有源区旨在形成通道并设置在位于另一个旁边的两个栅极（112）之间 连续地，活动区域和门设置在支撑层上，每个门包括在支撑层侧面的第一面和与第一面相对的第二面， - 两个门中的第一个的第二面被连接 电连接到在所述两个栅极中的所述第一栅极的第二面上形成的第一电触点（118,122,124），并且所述两个栅极中的第二栅极的第一面电连接到第二电触头（118,130,124） 132）通过支撑层，晶体管的栅极不是电互连的。

    TRANSISTOR WITH IMMERSED CONTACTS AND METHODS OF FORMING THEREOF
    9.
    发明申请
    TRANSISTOR WITH IMMERSED CONTACTS AND METHODS OF FORMING THEREOF 审中-公开
    具有不连续接触的晶体管及其形成方法

    公开(公告)号：WO2007120283A2

    公开(公告)日：2007-10-25

    申请号：PCT/US2006061128

    申请日：2006-11-21

    Applicant: FREESCALE SEMICONDUCTOR INC ,  ORLOWSKI MARIUS K ,  BURNETT JAMES D

    Inventor： ORLOWSKI MARIUS K ,  BURNETT JAMES D

    IPC: H01L21/8234 ,  H01L21/336

    CPC classification number: H01L29/66795 ,  H01L29/41791 ,  H01L29/785 ,  H01L2029/7858

    Abstract: A method includes forming a semiconductor structure, the semiconductor structure includes a first current electrode region (32), a second current electrode region (34), and a channel region (37), the channel region (37) is located between the first current electrode region (32) and the second current electrode region (34), wherein the channel region (37) is located in a fin structure (36) of the semiconductor structure, wherein a carrier transport in the channel region is generally in a horizontal direction between the first current electrode region (32) and the second current electrode region (34). The method further includes forming a first contact (66), wherein forming the first contact (66) includes removing a first portion of the semiconductor structure to form an opening (54), wherein the opening (54) is in the first current electrode region (32) and forming contact material (66) in the opening.

    Abstract translation: 一种包括形成半导体结构的方法，所述半导体结构包括第一电流电极区域（32），第二电流电极区域（34）和沟道区域（37），沟道区域（37）位于第一电流区域 电极区域（32）和第二电流电极区域（34），其中沟道区域（37）位于半导体结构的鳍结构（36）中，其中沟道区域中的载流子传输通常在水平方向 在第一电流电极区域（32）和第二电流电极区域（34）之间。 该方法还包括形成第一触点（66），其中形成第一触点（66）包括去除半导体结构的第一部分以形成开口（54），其中开口（54）处于第一电流电极区域 （32）并在开口中形成接触材料（66）。

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