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1.发明申请
公开(公告)号：WO2019145350A1
公开(公告)日：2019-08-01
申请号：PCT/EP2019/051608
申请日：2019-01-23
CPC分类号： H01L33/62 , H01L33/0095 , H01L33/486 , H01L33/502 , H01L2933/0033 , H01L2933/0066
摘要： In einer Ausführungsform umfasst das optoelektronische Halbleiterbauteil (1) mindestens zwei Leiterrahmenteile (21, 22) sowie einen optoelektronischen Halbleiterchip (3), der in einem Montagebereich (24) auf einem der Leiterrahmenteile (21) angebracht ist. Die Leiterrahmenteile (21, 22) sind über einen Vergusskörper (4) mechanisch miteinander verbunden. Der Halbleiterchip (3) ist in den Vergusskörper (4) eingebettet. In dem Montagebereich (24) weist das betreffende Leiterrahmenteil (21) eine reduzierte Dicke (D1) auf. Eine elektrische Leitung (5) ist über den Vergusskörper (4) hinweg vom Halbleiterchip (3) zu einem Anschlussbereich (25) eines weiteren der Leiterrahmenteile (22) geführt. In dem Anschlussbereich (25) weist das betreffende Leiterrahmenteil (22) die volle Dicke (D2) auf. Vom Anschlussbereich (25) hin zum Halbleiterchip (3) überwindet die Leitung (5) keinen signifikanten Höhenunterschied.
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公开(公告)号：WO2019143222A1
公开(公告)日：2019-07-25
申请号：PCT/KR2019/000888
申请日：2019-01-22
申请人： 엘지이노텍 주식회사
摘要： 제1 배선 라인과 제2 배선 라인 사이에 배치되는 제1 절연층; 상기 제1 배선 라인과 각각 전기적으로 연결되는 복수 개의 제1 패드; 및 상기 제2 배선 라인과 각각 전기적으로 연결되는 복수 개의 제2 패드를 포함하고, 상기 복수 개의 제1 배선 라인 중 제1 방향으로 연장된 길이 가장 긴 라인은 상기 연장된 길이가 가장 짧은 라인보다 전기적으로 연결된 반도체 구조물과 중첩되는 영역의 면적이 큰 반도체 소자 패키지를 개시한다.
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公开(公告)号：WO2019125049A1
公开(公告)日：2019-06-27
申请号：PCT/KR2018/016467
申请日：2018-12-21
申请人： 엘지이노텍 주식회사
摘要： 반도체소자는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 심스 데이터에서 얻어진 In 이온 강도, Si 농도 및 C 농도를 이용하여 정의된 제1 내지 제4 지점을 포함한다. 활성층은 제1 지점과 제2 지점 사이의 제1 영역일 수 있다. 제3 지점과 제4 지점 사이의 제3 영역의 C 농도는 제4 지점으로부터 제2 방향을 따라 인접하는 제2 영역의 C 농도보다 높을 수 있다. 제2 영역의 Si 농도는 제3 영역의 Si 농도보다 높을 수 있다.
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公开(公告)号：WO2019120482A1
公开(公告)日：2019-06-27
申请号：PCT/EP2017/083530
申请日：2017-12-19
CPC分类号： H01L33/62 , H01L25/167
摘要： The invention refers to an optoelectronic package comprising a carrier with a first conductive section, a second conductive section, a third conductive section and a fourth conductive section and a first insulating material arranged between the conductive sections. An optoelectronic semiconductor chip is arranged on a first top side of the first conductive section and electrically connected to a second top side of the second conductive section and a third top side of the third conductive section. The second conductive section and the third conductive section are arranged on opposite sides of the first conductive section. The fourth conductive section is arranged besides the third conductive section. A passive component is arranged electrically connected to the third conductive section and the fourth conductive section. The first insulating material is arranged between the conductive sections in a way that the first conductive section is electrically isolated from the second conductive section, from the third conductive section and from the fourth conductive section, and in a way that the third conductive section is electrically isolated from the second conductive section and from the fourth conductive section. A conductive material electrically connects the second conductive section and the fourth conductive section.
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公开(公告)号：WO2019092893A1
公开(公告)日：2019-05-16
申请号：PCT/JP2018/006103
申请日：2018-02-21
申请人： シャープ株式会社
摘要： 半導体モジュール（１）は、下地基板（１１）と、複数の発光素子（１５）と、互いに隣接する複数の発光素子（１５）の各々の上部と接触する、複数の色変換層（３１・３２）と、互いに隣接する発光素子（１５）間及び互いに隣接する色変換層（３１・３２）間に配置され、かつ、複数の発光素子（１５）及び複数の色変換層（３１・３２）を分離する光遮蔽層（１６ｂ）とを備える。
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公开(公告)号：WO2019088763A1
公开(公告)日：2019-05-09
申请号：PCT/KR2018/013262
申请日：2018-11-02
申请人： 엘지이노텍 주식회사
摘要： 실시 예는, 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 반도체층과 전기적으로 연결되는 제1전극; 및 상기 제2 반도체층과 전기적으로 연결되는 제2전극을 포함하고, 상기 반도체 구조물은 상기 제1 반도체층이 노출된 제1상부면, 상기 제2 반도체층이 배치된 제2상부면, 및 상기 제1상부면과 상기 제2상부면을 연결하는 경사면, 및 상기 제1상부면과 상기 경사면 사이에 형성되는 홈을 포함하고, 상기 홈의 깊이는 상기 제1상부면과 상기 제2상부면 사이의 수직 거리의 30% 이하인 반도체 소자를 개시한다.
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公开(公告)号：WO2019078460A1
公开(公告)日：2019-04-25
申请号：PCT/KR2018/008604
申请日：2018-07-30
申请人： 고려대학교 산학협력단
CPC分类号： H01L33/0008 , H01L33/14 , H01L33/40 , H01L33/62
摘要： 본 발명은 LED 플립칩을 제공한다. 이 LED 플립칩은, 반도체 물질을 성장시키기 위한 기판; 상기 기판 상에 배치되고 메사 구조를 가지는 n형 GaN층; 상기 n형 반도체층과 정렬된 상기 n형 GaN층 상에 배치된 활성층; 상기 활성층과 정렬되고 상기 활성층 상에 배치된 p형 GaN층; 투명 전도성 산화물로 구성되고 상기 p형 GaN층과 정렬되고 상기 p형 GaN층 상에 배치된 전류 퍼짐층; 가시광선 영역에서 제1 반사도를 가지고 상기 전류 퍼짐층 상에 국부적으로 배치된 p-패드; 상기 p-패드와 동일한 물질로 형성되고 상기 전류 퍼짐층 상에 배치되고 상기 p-패드와 이격되어 배치된 복수의 제1 전류 주입 금속 닷들; 및 상기 제1 반사도 보다 높은 제2 반사도를 가지고 상기 p-패드에 접촉하면서 상기 p-패드를 노출시키고 상기 전류 주입 금속 닷들을 덮도록 연장되어 배치되고 상기 활성층에서 발광된 광을 상기 사파이어 기판 방향으로 반사하는 복수의 p-핑거들;을 포함한다.
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公开(公告)号：WO2019069744A1
公开(公告)日：2019-04-11
申请号：PCT/JP2018/035369
申请日：2018-09-25
申请人： パナソニックIPマネジメント株式会社
IPC分类号： H01L33/62
CPC分类号： H01L33/62
摘要： 画像を表示する表示パネル（１０２）と、表示パネル（１０２）を背面側から照らす光源である部品（１９１）が導体層（１９２）に接続された部品実装基板（１０９）とを備える画像表示装置（１０）であって、部品（１９１）は、正電極（１８２）、および負電極（１８１）と、露出状態の活電部（１８３）とを備え、導体層（１９２）は、正電極（１８２）、および負電極（１８１）の間に配置される絶縁ギャップ（１９３）と、絶縁ギャップ（１９３）を跨いで接続される電極の側方、かつ、活電部（１８３）の露出部の近傍に位置する窪みである陥凹部とを備える。
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公开(公告)号：WO2019066491A1
公开(公告)日：2019-04-04
申请号：PCT/KR2018/011425
申请日：2018-09-27
申请人： 서울반도체 주식회사
摘要： 일 실시예에 따른 발광 소자는, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 제1 발광셀, 제2 발광셀 및 제3 발광셀; 제1 내지 제3 발광셀들을 독립적으로 구동할 수 있도록 제1 내지 제3 발광셀들에 전기적으로 접속된 패드들; 제2 발광셀에서 방출된 광의 파장을 변환하는 제2 파장변환기; 및 제3 발광셀에서 방출된 광의 파장을 변환하는 제3 파장변환기를 포함하되, 제3 파장변환기는 제2 파장변환기보다 더 장파장으로 광의 파장을 변환하고, 제2 발광셀은 제1 발광셀보다 더 큰 면적을 가지며, 제3 발광셀은 제2 발광셀보다 더 큰 면적을 가진다.
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公开(公告)号：WO2019054802A1
公开(公告)日：2019-03-21
申请号：PCT/KR2018/010861
申请日：2018-09-14
申请人： 엘지이노텍 주식회사
摘要： 실시 예에 따른 발광소자 패키지는, 제1 및 제2 개구부를 포함하는 제1 패키지 몸체; 제1 패키지 몸체 상에 배치되고, 제1 및 제2 본딩부를 포함하는 발광소자; 및 제1 패키지 몸체와 발광소자 사이에 배치되는 제1 수지; 를 포함할 수 있다. 발광소자는 제1 및 제2 본딩부가 배치되는 일면을 포함하고, 제1 본딩부는 제1 측면, 및 제1 패키지 몸체를 향하는 하면을 포함하고, 제2 본딩부는 제1 측면과 마주보는 제2 측면, 및 제1 패키지 몸체를 향하는 하면을 포함할 수 있다. 제1 수지는 발광소자의 일면에 배치되는 상면, 상면에서 제1 본딩부의 제1 측면을 따라 제1 본딩부의 하면까지 연장되는 제3 측면, 및 상면에서 제2 본딩부의 제2 측면을 따라 제2 본딩부의 하면까지 연장되는 제4 측면을 포함할 수 있다.
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