公开(公告)号：WO2013177759A1

公开(公告)日：2013-12-05

申请号：PCT/CN2012/076259

申请日：2012-05-30

Applicant: QUALCOMM INCORPORATED. ,  CAI, Yanfei ,  HUANG, Shuangqu ,  DAI, Qiang

Inventor： CAI, Yanfei ,  HUANG, Shuangqu ,  DAI, Qiang

IPC: H03K3/037 ,  H03K3/012 ,  H03K3/356

CPC classification number: H03K3/012 ,  H03K3/356 ,  H03K3/356156

Abstract: A CMOS D-type flip flop (D-FF) exhibits reduced power consumption by selectively disabling certain charging/discharging operations at specific circuit elements to minimize the capacitance of the circuit's internal nodes using a partial signaling technique. A clock inverter module may be used to provide a partial inverse clock signal that is the complement of a clock signal when a non-clock dependent input to the clock inverter module has a first value and to provide a fixed signal when the non-clock dependent signal has a second value. One or more MOSFETs controlled by the partial inverse clock signal do not charge or discharge when the non-clock dependent signal has the second value.

Abstract translation: CMOS D型触发器（D-FF）通过选择性地禁用特定电路元件的某些充电/放电操作来降低功耗，以使用部分信令技术来最小化电路内部节点的电容。 当时钟反相器模块的非时钟相关输入具有第一值时，时钟反相器模块可用于提供作为时钟信号的补码的部分反时钟信号，并且当非时钟依赖性时提供固定信号 信号具有第二个值。 当非时钟相关信号具有第二值时，由部分逆时钟信号控制的一个或多个MOSFET不进行充电或放电。

公开(公告)号：WO2013073268A1

公开(公告)日：2013-05-23

申请号：PCT/JP2012/072819

申请日：2012-09-06

Applicant: シャープ株式会社 ,  満仲 健

Inventor： 満仲　健

IPC: H03K3/356 ,  H03K23/54

CPC classification number: H03K3/356 ,  H03K3/356182 ,  H03K23/54

Abstract: 　ラッチ回路（１）は、第１の出力ノードにドレインが、第２の出力ノードにゲートが接続されたＰＭＯＳトランジスタ（１０）と、該第２の出力ノードにドレインが、該第１の出力ノードにゲートが接続されたＰＭＯＳトランジスタ（１２）と、第１の入力ノードにゲートが接続されたＮＭＯＳトランジスタ（１４）と、第２の入力ノードにゲートが接続されたＮＭＯＳトランジスタ（１６）と、第３の入力ノードにゲートが接続されたのＮＭＯＳトランジスタ（１８）とを備えている。

Abstract translation: 锁存电路（1）配备有：PMOS晶体管（10），其漏极连接到第一输出节点并且其栅极连接到第二输出节点; PMOS晶体管（12），其漏极连接到第二输出节点，其栅极连接到第一输出节点; NMOS晶体管（14），其栅极连接到第一输入节点; NMOS晶体管（16），其栅极连接到第二输入节点; 以及NMOS晶体管（18），其栅极连接到第三输入节点。

公开(公告)号：WO2006076262A1

公开(公告)日：2006-07-20

申请号：PCT/US2006/000605

申请日：2006-01-09

Applicant: QUALCOMM INCORPORATED ,  RAMPRASAD, Sumant

Inventor： RAMPRASAD, Sumant

IPC: H03K3/00

CPC classification number: H03K3/356

Abstract: A multi-threshold flip-flop (100a) includes a master latch (110), a slave latch (120), and at least one control switch. The master latch is composed of an input buffer (210) formed with low threshold (LVT) transistors and a first latch circuit (220) formed with LVT transistors. The slave latch (120) is composed of a second latch circuit (240) formed with high threshold (HVT) transistors and an output driver (260) formed with LVT transistors. The at least one control switch enables or disables the LVT transistors and is implemented with at least one HVT transistor. The LVT and HVT transistors may be N-FETs and/or P-FETs. The multi-threshold flip-flop can operate at high speed, has low leakage current, and can save the logic state when disabled.

Abstract translation: 多阈值触发器（100a）包括主锁存器（110），从锁存器（120）和至少一个控制开关。 主锁存器由形成有低阈值（LVT）晶体管的输入缓冲器（210）和由LVT晶体管形成的第一锁存电路（220）组成。 从锁存器（120）由形成有高阈值（HVT）晶体管的第二锁存电路（240）和由LVT晶体管形成的输出驱动器（260）组成。 所述至少一个控制开关启用或禁用LVT晶体管，并且用至少一个HVT晶体管实现。 LVT和HVT晶体管可以是N-FET和/或P-FET。 多阈值触发器可以高速运行，具有低漏电流，并可在禁用时保存逻辑状态。

公开(公告)号：WO2014194007A2

公开(公告)日：2014-12-04

申请号：PCT/US2014039867

申请日：2014-05-28

Applicant: QUALCOMM INC

Inventor： BELLUR KASHYAP RAMACHANDRA ,  CHINTARLAPALLI REDDY HARIKRISHNA ,  SAINT-LAURENT MARTIN ,  KAMAL PRATYUSH ,  PATEL PRAYAG BHANUBHAI ,  TERZIOGLU ESIN

IPC: G06F17/50

CPC classification number: H03K3/037 ,  G06F17/5068 ,  G06F17/5081 ,  H03K3/012 ,  H03K3/356

Abstract: A circuit includes a pulsed-latch circuit. The pulsed-latch circuit includes a first plurality of transistors. One or more of the first plurality of transistors is length-of-diffusion (LOD) protected.

Abstract translation: 电路包括脉冲锁存电路。 脉冲锁存电路包括第一多个晶体管。 第一多个晶体管中的一个或多个是扩散长度（LOD）保护的。

公开(公告)号：WO2014171190A1

公开(公告)日：2014-10-23

申请号：PCT/JP2014/054837

申请日：2014-02-27

Applicant: シャープ株式会社

Inventor： 木原　誠一郎

IPC: H03K19/0185

CPC classification number: H03K3/356 ,  H03K3/35613 ,  H03K19/00361 ,  H03K19/018507

Abstract: 　ノイズによる誤動作の可能性の低い高信頼度のレベルシフト回路を提供する。レベルシフト回路１は、制御端子に逆相入力信号と同相入力信号が夫々入力する第１及び第２電流制御素子１２ａ，１２ｂ、ハイサイド電源端子Ｖｂと一端が接続し、他端が第１及び第２電流制御素子１２ａ，１２ｂの各第１端子と接続する第１及び第２負荷回路１３ａ，１３ｂ、１対の差動入力端子Ｎｐ，Ｎｎが第１及び第２電流制御素子１２ａ，１２ｂの各第１端子に各別に接続するコンパレータ１４、第１及び第２電流出力端子Ｎａ，Ｎｂが第１及び第２電流制御素子１２ａ，１２ｂの各第２端子と接続し、第１及び第２電流制御素子１２ａ，１２ｂに夫々流れる電流を各別に発生する電流発生回路３、及び、第１及び第２電流出力端子Ｎａ，Ｎｂに各別または共通に接続して、第１及び第２電流出力端子Ｎａ，Ｎｂ夫々の電圧上昇を抑制する電圧抑制回路１５ａ，１５ｂを備える。

Abstract translation: 提供了一种高可靠性电平移位电路，由于噪声而不容易发生故障。 该电平移位电路（1）具有：分别输入反相输入信号和同相输入信号的控制端的第一和第二电流控制元件（12a，12b） 第一和第二负载电路（13a，13b），其一端连接到高侧电源端子（Vb），另一端连接到第一和第二电流控制元件（12a，12b）的第一端子; 比较器（14），其中一对差分输入端子（Np，Nn）分别连接到第一和第二电流控制元件（12a，12b）的第一端子; 电流产生电路（3），其中第一和第二电流输出端子（Na，Nb）连接到第一和第二电流控制元件（12a，12b）的第二端子，并且每个电流输出端子分别产生流过相应 第一和第二电流控制元件（12a，12b）; 以及与第一和第二电流输出端子（Na，Nb）单独或共同连接并且抑制电压分别在第一和第二电流输出端子（Na，Nb）中增加的电压抑制电路（15a，15b）。

公开(公告)号：WO2007019066A2

公开(公告)日：2007-02-15

申请号：PCT/US2006029165

申请日：2006-07-26

Applicant: CHANG MAU-CHUNG FRANK ,  HUANG DAQUAN

Inventor： CHANG MAU-CHUNG FRANK ,  HUANG DAQUAN

IPC: G06F17/50

CPC classification number: H03K3/356 ,  H03K3/012 ,  H03L7/18

Abstract: Phase-coherent differential structures contain a phase-coherent transformer having two pairs of phase-coherent coupled differential inductors.

Abstract translation: 相位相干差分结构包含具有两对相位相关耦合差分电感器的相位相干变压器。

公开(公告)号：WO2016038367A1

公开(公告)日：2016-03-17

申请号：PCT/GB2015/052610

申请日：2015-09-10

Applicant: XAAR TECHNOLOGY LIMITED

Inventor： VAN BROCKLIN, Andrew L

IPC: B41J2/045

CPC classification number: B41J2/04541 ,  B41J2/04508 ,  B41J2/0457 ,  B41J2/04581 ,  B41J2/04586 ,  B41J2/0459 ,  B41J2202/13 ,  H03K3/356

Abstract: A printhead circuit for driving at least two actuating elements has a trim generating circuit (10) for generating a trim signal using a comparator (40, 41 ) coupled to receive and compare feedback indicative of a present level of a drive voltage, with a configurable reference voltage value. The trim being based on a drive voltage feedback can give a more direct indication of actuating element output than given by timing references. Hence the trim can be more accurate, can be simpler, without accurate digital timing references, and thus costs can be reduced. It can be combined with a cold switch arrangement.

Abstract translation: 用于驱动至少两个致动元件的打印头电路具有微调生成电路（10），用于使用比较器（40,41）产生调整信号，所述比较器（40,41）被耦合以接收和比较表示驱动电压的当前水平的反馈与可配置 参考电压值。 基于驱动电压反馈的修整可以给出比由定时参考给出的致动元件输出的更直接的指示。 因此，修剪可以更准确，可以更简单，没有精确的数字定时参考，因此可以降低成本。 它可以与冷开关组合。

公开(公告)号：WO2014188525A1

公开(公告)日：2014-11-27

申请号：PCT/JP2013/064145

申请日：2013-05-22

Applicant: 株式会社日立製作所

Inventor： 三浦　勝哉 ,  小川　晋 ,  伊藤　顕知 ,  山田　将貴

IPC: H01L29/82 ,  H03K19/00

CPC classification number: H03K19/0016 ,  G11C11/14 ,  G11C11/161 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1693 ,  H01L27/22 ,  H01L29/1029 ,  H01L29/66984 ,  H01L29/82 ,  H01L43/02 ,  H01L43/08 ,  H03K3/356 ,  H03K19/16 ,  H03K19/18 ,  H03L7/00

Abstract: 　低消費電力化を図る技術として、スピン波を用いるものがあるが、スピン波発生、スピン波検出、及び情報のラッチ技術に関しての具体的な提案がされていない。　第１の強磁性層と非磁性層からなる細線形状の積層体を用い、非磁性体の第１の電極に電界を印加することにより、第１の強磁性層にスピン波を発生させ、第１の強磁性層内で伝搬されたスピン波の位相または振幅を、強磁性体の第２の電極を用いて、磁気抵抗効果によって検出するデバイスとする。

Abstract translation: 降低功耗的某些技术涉及使用自旋波; 然而，没有关于自旋波发生，自旋波检测和信息锁定技术的具体建议。 使用具有细线形状并且包括第一铁磁层和非磁性层的层压体的装置，并且向非磁性体的第一电极施加电场，由此在 第一铁磁层，并且使用铁磁体的第二电极根据磁阻效应来检测在第一铁磁层内传播的自旋波的相位或振幅。

公开(公告)号：WO2014022416A1

公开(公告)日：2014-02-06

申请号：PCT/US2013/052758

申请日：2013-07-30

Applicant: QUALCOMM INCORPORATED

Inventor： NARAYANAN, Venkatasubramanian ,  BELLUR, Kashyap R.

IPC: G11C29/32

CPC classification number: H03K3/356 ,  G06F17/5045 ,  G11C29/32

Abstract: A system and method to perform scan testing using a pulse latch with a blocking gate is disclosed. In a particular embodiment, a scan latch includes a pulse latch operable to receive data while a pulse clock signal has a first logical clock value and a blocking gate coupled to an output of the pulse latch. The blocking gate is operable to propagate the data from the output of the pulse latch while the pulse clock signal has a second logical clock value.

Abstract translation: 公开了一种使用具有阻塞门的脉冲锁存器执行扫描测试的系统和方法。 在特定实施例中，扫描锁存器包括可操作以在脉冲时钟信号具有第一逻辑时钟值并且耦合到脉冲锁存器的输出的阻塞栅极时接收数据的脉冲锁存器。 阻塞门可操作以在脉冲时钟信号具有第二逻辑时钟值的同时从脉冲锁存器的输出传播数据。

公开(公告)号：WO2011077908A1

公开(公告)日：2011-06-30

申请号：PCT/JP2010/071417

申请日：2010-11-24

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  ISHII, Masato

Inventor： ISHII, Masato

IPC: H03K3/356 ,  H03K19/096

CPC classification number: H03K3/356 ,  H01L27/11803 ,  H01L27/1225 ,  H01L29/7869 ,  H03K3/356104 ,  H03K19/0013 ,  H03K19/0016 ,  H03K19/0963

Abstract: An object is to provide a low-power semiconductor device which does not require a latch circuit to hold data at the output of inverter circuits. In the semiconductor device, an input of a first inverter circuit is connected to an input terminal through a source and a drain of a first transistor. An input of a second inverter circuit is connected to an output of the first inverter circuit through a source and a drain of a second transistor. An output of the second inverter is connected to an output terminal. An inverted clock signal and a clock signal are input to gates of the first transistor and the second transistor, respectively. The first and the second transistor have extremely low off-current, which allows the output potential of the device to remain unchanged even when the input varies.

Abstract translation: 目的是提供一种不需要锁存电路来在逆变器电路的输出端保持数据的低功率半导体器件。 在半导体器件中，第一反相器电路的输入通过第一晶体管的源极和漏极连接到输入端子。 第二反相器电路的输入通过第二晶体管的源极和漏极连接到第一反相器电路的输出端。 第二反相器的输出端连接到输出端子。 倒相时钟信号和时钟信号分别输入到第一晶体管和第二晶体管的栅极。 第一和第二晶体管具有非常低的截止电流，这允许器件的输出电位即使输入变化也保持不变。